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AD数模转换 很经典的

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Outline • A/D、D/A原理与指标 • A/D、D/A转换器结构综述 • 高速A/D转换器设计 – 流水线结构 • 高精度A/D转换器设计 – Delta-Sigma结构 A/D、D/A原理与指标 ADDA:数字世界与模拟世界的接口 世界是模拟的 但我们需要数字信号处理 • 模拟信号处理的问题; • 数字VLSI技术的发展; • 数字信号处理技术的优点。 数据转换的基本原理 1. A/D 转换器的基本原理 • A/D 工作框图: 输入 抗混迭滤波器 模拟信号 抽样-保持 量化 编码 输出 数字信号 时钟与控制 图1.2 A/D 转换 工作框图 • 抗混迭滤波器将输入信号频带以外的信号滤除 • 抽样电路在抽样时钟控制下对输入信号抽样成为时间 离散信号 • 保持电路在变换过程中保持抽样值不变 • 量化电路将抽样值变换为最接近的由二进制数字表示 的值 • 编码电路将二进制数字值变换为包括符号位的码字 • 时钟与控制电路提供变换器所需时钟信号并按变换过 程控制各部分电路的动作 • 在具体A-D变换器电路中,量化和编码过程往往结合在 一起 • A/D 转换原理: • A/D变换是用一个数字量表示模 拟量,因为数字量的取值是离 散的,而模拟量的取值是连续 的,所以这种表示只能是逼近。 • 因而变换结果相对于原模拟信 号是有失真的,这种失真称为 量化噪声。 D = f(A) (1) D = [2m • A ] -取整 (2) VREF ∫ ε 2 q = 1 ∆ ε εd ∆ / 2 2 −∆ /2 q q (3) = ∆2 12 (4) 图图11..33 AA//DD 转转换换器器的的输输入入输输出出特特性性及及量量 化化误误差差 峰值信噪比: SNRP = 6.02m + 1.76 dB (5) 图1.4 改进的A/D 转换器的输入输出特性 及量化误差 • 抽样方法 抽样方法可以分为基带抽样,带通抽样和过抽样。 – 基带抽样(奈奎斯特抽样,临界抽样) 理想情况要求抽样频率等于输入信号最高频率的二倍 因为抗混迭滤波器不可能具有理想低通特性,必须有 过渡频带,所以抽样频率需要高于Nyquist频率。例如, 电话语音信号的最高频率为3400Hz,抽样频率为8kHz。 – 带通抽样 带通信号也可用它的最高频率的二倍作为抽样频率, 但必然导致抽样频率过高;利用带通信号的频谱在频 率轴上空余很多,可以使用比较低的抽样频率,只要 保证频谱不混迭即可。 – 过抽样 抽样频率远超过奈奎斯特抽样频率,称为过抽样。 • A/D 转换器的性能指标 静态指标: – 微分非线性(DNL) 是在输入轴上两个 连续码转换点之间 的差值与理想 1 LSB 的值的最大偏差. – 积分非线性(INL) 图1.5 静态ADC指标 是输入/输出特性曲线与连接两端点的直线之间的最大偏差. – 失调(offset) 是指直线AB通过端点的垂直截距. – 增益误差(gain error) 是直线AB的斜率与理想值的偏差. 动态指标: • 信噪比(SNR) 是输出端信号功率与总的噪声功率的比 (通常采用正弦输入来测量) • 信号与噪声加失真的比(SNDR) 是当输入为正弦时, 输出端信号功率与总噪声及谐波 功率的比. • 有效位数(ENOB) 定义为: ENOB = SNDRp −1.76 (8) 6.02 其中 SNDRP 是 转换器SNDR峰值的分贝表示. • 动态范围 是满量程正弦输入功率与 SNR=0 dB 时 的正弦输入 功率的比值. • A/D 转换器的分类 • 按采样频率划分: – Nyquist 采样A/D – 过采样A/D • 按性能划分: – 高速度A/D – 高精度A/D • 按结构划分: – 串行 – 并行 – 串、并行 ADC指标测试方法 • 静态指标——码密度测试(CDT) • 动态指标——采样与FFT频谱分析 码密度测试(CDT) • 码j的密度(码概率)对应于码宽Vj+1-Vj • 输入信号波形选择:三角波 or 正弦波? • 输入信号频率:fin与fs的关系 • 样本总数的确定 码密度测试原理——码密度与码宽度 V H(i+2) Vi+2 H(i+1) Vi+1 码宽度 Vi H(i) Vi-1 H(i-1) Vi-2 t 码密度 实际输入信号:正弦波 原因:容易产生失真度小的信号 输入信号频率fin与采样率fs的关系 码密度测试原理——理论分析 对于正弦输入信号Asinωt,其电压概率密度函数为: p(V ) = 1 π A2 −V 2 样本在电压区间P(Va, Vb)中的概率: P(Va ,Vb ) = 1 π  sin −1  Vb  A   − sin −1 Va  A   两边取cosine,并应用以下两条数学等效式 cos(α − β ) = cos(α )cos(β )+ sin(α )sin(β ) cossin −1 V  = A2 −V 2  A A ( ) 可得到: ) Vb 2 − (2Va cos(πp(Va ,Vb )))V)b − A2 1− cos2 (πp(Va ,Vb )) + Va 2 = 0 设第i个转换码对应的发生频次为H(i) ,且: 2n −1 Nt = ∑ H (i) j=0 i CH (i) = ∑ H ( j) j=0 则有: ) Vb 2 −  2Va cos πH Nt  V)b − A 2 1 − cos 2  πH Nt  + Va 2 = 0 求解上式,并取Vb>Va的解: ) Vb = Va cos πH Nt  + sin πH Nt  A2 −Va2 上式给出了由码起始电压Va和码发生频率H来计算码终止电压的方法。写成离散的形式: ) Vi = Vi −1 cos πH N (i t )  + sin  πH N (i t )  A2 − Vi 2 −1 为避免累加误差,可直接由边界条件Vo = -A 和前i个码发生频率和CH(i)来计算: ) Vi = − A cos πCH Nt (i )  码密度测试——失调 设直方图中符号位(MSB)为0的码和符号位为1的码的总发生频次分别为Nn和Np, 则: 2n−1 −1 Nn = ∑ H (i) l=0 2n −1 N p = ∑ H (i) l =2n−1 当ADC失调Voffset不为0但其值相对于信号幅度A比较小时,可通过直方图频次重心位置 的偏移量来近似求得: ) Voffset = π A 2 Np Np − Nn + Nn 码密度测试——样本总数的确定 为了将静态特性的测试精度以(1-α)%的可信度控制在±βLSB以内,连续采样的 样本数Nt须满足下式: Nt ≥ Zα2 2π 2n−1 β2 其中,Zx = Z:F(Z) = 1-x ∫∞ F(Z ) = 1 e −t2 dt −x 2π 例如,n = 10 bits,β= 0.1 LSB,α= 0.01(Z0.005 = 2.58),则 N ≥ (2.58)2π 29 (0.1)2 = 1.07 ×106 码密度测试——数据处理流程 结束 读入采样数据文件 统计直方图数据 H[i], N p, N n i ∑ H [j]→ CH [i ] j=0 cos  π CH Nt [i ]  → V [i ] V [i]− V [0] − i → INL [i] LSB (V [i + 1]− V [i]) − 1 → DNL [i] LSB π sin N p 2 Np − Nn + Nn → Voffset V (2 n − 2 )− V (0 ) → LSB 2n − 2 输出 ADC 特性 INL, D NL, Voffset 结束 码密度测试——DNL与INL 采样率 fc=2MHz,输入信号频率 fin=24.5KHz,采集点数约4Million,数据宽度13-bit 0.4 0.3 0.2 0.1 DNL(LS B) 0 -0 . 1 -0 . 2 -0 . 3 -0 . 4 0 1000 2000 3000 4000 5000 Digita l C ode 6000 7000 8000 采样率 fc=2MHz,输入信号频率 fin=24.5KHz,采集点数约4Million,数据宽度13-bit INL(LS B) 2.5 2 1.5 1 0.5 0 -0 . 5 -1 -1 . 5 -2 -2 . 5 0 1000 2000 3000 4000 5000 Digita l Code 6000 7000 8000 动态特性测试——测试流程 正弦信号 采样 样本 加窗处理 动态特性 频谱 基于PC的数据处理 FFT变换 动态特性测试——测试参数 • 输入信号频率fin与采样率fs的关系 – 有利于采集整数个周期的信号数据 – 每周期采样点数与SFDR指标要求 • 输入信号幅度 • 样本总数N(窗宽度) • 频率分辨率 动态特性测试——频谱分析 Amp (dB) 0 -20 -40 -60 -71 . 2@ 3 HD -80 -100 -120 -140 -160 0 0.1 0.2 0.3 fin/fs Vp-p = 0.9Vfs SNDR=64.1dB ENOB = 10.36 bit dnf9. da t 0.4 0.5 测试系统设计 function generator LPF clock reference voltages single-todifferential DC bias ADC Logic Prototype Analyzer PC DAC Spectrum Analyzer 2. D/A转换器基本原理 • D/A 工作框图: 图1.6 D /A 转换 工作框图 • D/A 转换原理 A = I REF • D (6) A = VREF • D 2m (7) 图1.7 理想3-bit D /A 转换器的输入输出特性 – 数据转换中常用的码的类型 图1.8 二进制, 温度计码及1/n 码 • D/A 转换器的性能指标 • 微分非线性(NDL) • 积分非线性(INL) • 失调(offset) • 增益误差(gain error) • 信号与噪声加失真的比(SNDR) (signal-to-(noise+distortion)ratio) • 建立时间(settling time) 是指输出经历满量程跨度的变化而达到最终值所 规定的误差范围内所需的时间。 • 干扰脉冲面积(glitch impulse area) 指在输入码变化之后,在模拟输出表现出的外部 干扰脉冲的最大面积。(也叫干扰脉冲能量) • 反应时间(latency) 是指从数字输入 发生变化到模拟 输出建立到最终 值的误差范围内 所需的总延时。 (如果DAC的数 字逻辑是流水线 方式,则反应时 间可能包括多个 时钟周期) 图1.9 D/A转换器的动态参数 • D/A 转换器的分类 • 梯形电阻结构D/A • 电流型 D/A • 电容型 D/A A/D、D/A转换器结构综述 Reference: Principles of Data Conversion System Design Behzad Razavi 转换器主要结构 A/D转换器 G 全并行结构 (flash) A/D G 两步结构 (two step) A/D G 插值 (interpolating) 与折叠 (folding)结构A/D G 流水线结构 (pipelined) A/D G 逐次逼近结构 (successive approximation) A/D G 交织结构 (interleaved) A/D G 过采样Σ ∆ (over sampling)A/D D/A转换器 G 几种基本结构 D/A G 自校准( calibration ) D/A A/D 转换器 (一)全并行结构 (flash) A/D 1. 组成及原理 图2.1 3-bit flash A/D转换器框图 图2.2 简单比较器结构 – 优点:速度快!(全并行、不需采样-保持电路) – 缺点: • 硬件开销大!(2m-1个比较器、功率、面积) • 非理想特性(参考电压的dc 、ac 偏差、非线性输入电容、模拟 输入端回程噪声、易受毛刺和采样点的影响) 2. 阶梯参考电路的DC和AC弯曲(bowing) – 双极型比较器的输入偏置电流导致参考电压的 DC弯曲 (与比较器数量平方成正比) 图2.3 典型双极比较器的输入级 解决办法:沿阶梯在一个或多个节点处注入适当电流(跟随IB) – 比较器的输入端的馈通电容引起瞬时弯曲(ac) (与比较器数量平方成正比) 图2.4 模拟输入对参考阶梯电压的馈通 解决办法:降低阶梯电阻的单位电阻 (代价:功耗大,布线困难) – CMOS flash 中比较器输入端的开关电容引起瞬时弯曲(ac) 图2.5 CMOS flash ADC 输入部分 – 采样模式: S1和S3 通, S2 断。 反向放大器工作在线性区,Vin 采样在C1 中。 • 比较模式:只有S2通。输出与Vin - Vr 成正比。 • 开关电容等效为Vin 与Vr之间的电阻。 ( 因为:C1比放大器输入电容大得多) ∴ 引起AC弯曲 3. 非线性输入电容 Cin 是输入电压的函数,其非线性在采样信号中引入谐波失真。 图2.6 双极flash ADC中的非线性输入电容 等效电路 4. 回程噪声(kickback noise) 所选通的比较器在从锁存到跟踪期间,其输入 中产生的大量噪声,如果到下一个周期没有衰 减到足够小的水平,则引入回程误差。与比较 器数量的平方成正比。 5. 温度计码中的火花码 (sparkle in thermometer code) – 原因: – 高摆率输入、 – 比较器的失配 (直流失调、 时间失配) 火花码的出现 给常规解码带 来困难,使其 产生明显错误 图2.7 温度计码中火花的产生 火花码的出现给常规解码带来困难,使其产生明显错误 ! – 1 of n译码器: 测量温度计码 的每两个连续位. 若 – 均为0或均为1, 则产生0; – 高位为0低位为1, 则产生1. – 正确输出: 1001 – 错误输出: 1111 – 误差几乎为 满量程的一半 !!! 图图22..88 温温度度计计码码----二二进进制制码码译译码码器器中中的的火火花花错错误误 – 火花码的抑制 • 当温度码中只有一个 火花码时, 产生正确的1/n 码。 • 更复杂的方法见 文献[13,14,15] 图图22..99 温温度度计计码码中中火火花花的的校校正正 6. 亚稳定性(metastability) 由于flash结构需要比较器,因此易出现亚稳定 性误差。 当比较器输入差别较小时,就会出现亚稳定性, 使电路需要较长的时间才能产生稳定的逻辑输出。 如果ADC输入信号的瞬时值与其中一个比较器 的参考电压值很接近,则这个比较器将在较长时 间内不确定,可能会对某种转换带来错误的数字 输出。 例如: • 其中比较器Aj处 于亚稳态。 • 别A对j为应1或输0出,0分111, 1000。 • 作其若有0译A可,j作能输而1G出G,j将不j+则1其确将输译定, 出为1111 ! 图2.10 flash ADC中的亚稳态 注意:当亚稳态发生时,处于亚稳态的比较器输出的 最终 值并不是关键,而其达到逻辑值的延时才是引起实质性错误 的原因。 • 亚稳态误差的消除方法: – 在每个比较器后加更多的锁存,从而允许更长的 重建时间。(功耗大) – 在温度计码与二进制码之间使用Gray码。 7. 与摆率有关的采样点(slew-dependent sampling point) • 原因:比较器从跟踪到锁 存的开关时间。 • T=T1时, CK变高,将电 路从跟踪切换到锁存。 • 从锁存开始接通到输入 对完全关断这段时间里, 输入信号仍然能通过Q1 和Q2影响VXY 。 – 如果输入信号变化慢, 则不足以改变VXY极性; – 如果输入信号变化快, 则改变VXY极性,而生 成不同的逻辑输出。 图图22;..1111 输输入入高高、、低低摆摆率率下下的的双双极极比比较较器器 • 比较器在采样瞬间的变化可看作是输入摆 率的函数,并引入了奇次谐波。 • 降低误差的办法: – 时间转换速率明显高于模拟输入最大摆率。 – 在大芯片中,对时钟小心布线,并注意其负载所 加的缓冲。 8. 时钟抖动和漂移(clock jitter and dispersion) • 时钟抖动 – 当模拟输入具有很高摆率时,所有的采样电路的 SNR都会降低。这是由于采样指令时钟的抖动! 所有类型的ADC均不例外! – 如果在采样点由于抖动引起的时间偏差期间内,输 入模拟量的变化小于1 LSB ,则这种抖动可以忽略。 对于满量程模拟输入 Vin =Asin2πft , 最大变化率是 2πfA, 则 2 π f ∆ tA < 1 LSB < 2A 2m − 1 其中 ∆t 表示时钟抖动 m是分辨率 ∆t < 1 πf 2m (粗略快速估算公式) • 时钟偏移 – flash 结构的分布特性(distributed nature)产生的独 特问题。在只有单前端采样-保持放大器的结构中不 存在。 – 由于模拟信号和时钟在较大的ADC芯片中必须经过很 长距离。不同的负载会经历不同的延时。而且由于互 连线的分布电阻和电容,使方波的转换变慢,即使是 相同的负载,时钟波形(理想方波)也会发生改变- -偏移。 – 所以,模拟信号和时钟边缘之间的确切时间差别从芯 片的一边到另一边是不同的。 – 在采样波形中引起谐波失真。 9. 格雷编码(Gray encoding) • flash 转换器中的两种可能的错误,即亚稳态 和火花码,可以通过在温度计码与二进制码之 间使用Gray码作为中间步骤来得到抑制。 • 亚稳态的可能性会降低。因为在Gray编码中, 信号不会多于一个输入,允许使用流水线来增 加重建时间。 • 火花码的影响减小了。因为当多个火花码在温 度计码中出现时,Gray码的精确度是逐渐降 低的。 举例: 图2.12 相应的温度计码、Gray码及二进制码 图2.13 带有流水线的Gray编码 图2.14 出现火花码时的Gray编码 Flash 总结 Flash A/D转换器的性能主要取决于组成它的 比较器。这种结构在现有工艺条件下的可行 性,有赖于可达到的比较速度和精度。 所以,双极型晶体管的高速度和高匹配度使 得双极工艺在flash ADC中占主导地位。 CMOS器件,由于跨导低,失配大,尚不能 提供完美的性能。 然而,高速CMOS ADCs 仍然是很需要的, 因为它可以与CMOS信号处理环境集成。 (二)两步结构 (two-step) A/D • flash的局限性: 功耗、面积、输入电容与分辨率成指数函数增长。 不适于实现8bit以上的转换器。 • 两步结构以速度为代价换取了功耗、面积及输入 电容的降低。一般用于10bit以上。 • 两步A/D首先由一个粗分(coarse)flash A/D对 输入做一个粗略的估计,在输入电平附近确定一 个小的电压范围;然后,再由一个更精细(fine) 的flash A/D在这个范围内对输入进行转换。 1. 两步A/D的组成与原理 – 前端SHA – 粗分ADC – DAC – 减法器 – 精细ADC 若每级分辨 率m/2位,则 输出为m位。 (也可以其它 组合,及冗余) VC =VA -VB -----称做“余差图2”.15(两r步esiAd/uDe转) 换器结构框图 • 前端SHA的作用: 减少对输入信号最大允 许摆率的限制。 因为如果模拟输入在转换 模式时变化很快,则被一 级数字化的信号电平就会 与减法器所检测到的信号 不相等。 • 由于SHA需要保持建 立时间,粗转换不能 立刻进行。 此期间休止或在完全建立 之前选通,并对误差进行 数字校正。 图2.16 两步 A/D工作波形 图图22..1177 两两步步 AA//DD中中SSHHAA解解决决的的时时序序问问题题 • SHA的线性和动态范围直接影响整个系统 • 与flash结构的速度比较 图2.18 flash 与 两步 结构A/D的时序对照 • 减法器与精细A/D级间的接口 – 由于两步结构通常用于10bit以上情况,如果接口不需 要任何放大,则精细级比较器必须正确处理细小的电压。 – 如果减法器后面跟一个增益为A的放大器,则精细级所 需的分辨率可以在同等情况下放宽,但增加了延时,并 带来了非线性。A必须严格控制,以使减法器的满量程 输出与第二级的满量程参考电压相匹配。 • 亚稳态带来的误差 如果SHA的输出与粗分级中的一个比较器的参考电压 非常接近,则这个比较器就会在很长时间内输出 不确 定的逻辑值。这个误差可能会严重地影响到DAC产生 的模拟估算值,从而给整个数字输出带来较大的错误。 2. 非线性的影响(也适于其它多步结构) • 量化误差特性可归纳为余差特性 • 实际特性中的增益误差表现为沿非水平直线变化 的峰值,DNL 改变了转换点,INL 表现为不在一 条直线上的峰值,失调表现为垂直偏离。 图2.19 余差特性 • 粗分A/D级的输出: – 增益误差为零。(传输特性定义为阶梯端点电压) – 存在DNL、INL和失调。(比较器的失调,阶梯电阻失配) • 级间DAC的输出: – 电阻阶梯型与电流控制型DAC:DNL、INL和增益误差 (如果它的满量程范围与第二级的不严格相等)。 – 电容型DAC:DNL、INL、增益误差和失调(预充电开关 在输出引入失调)。 • 级间减法器: – 失调 – 增益误差(严重,因为它引起整个转换器的DNL) – 失码(missing code)(由增益误差引起) 举例说明: – 典型减法器的增益比单 位增益略低。 – 若Vin 比 Vj 略小,减法 器 输出为 30LSB(而不 是 32LSB)。第二级将 这个差数字化,结果加 在第一级输出 Vj-1 。 – 若Vin 比 Vj 略大,减法 器输出接近于0,总的输 出等于Vj = Vj-1 + 32LSB。 – 在 Vjn= Vj 点处出现跳跃。 图2.20 减法器输出失码及失级 – 使ADC不可能产生与31LSB相当的数字输出,这就叫“失码” (missing code)。 – 当减法器的增益比理想值大时,ADC表现出失级 (missing level)。 避免失码与失级的方法: 使减法器的满量程输出与第二级的满量 程输出相等。即使第二级的满量程参考 电压具有与减法器相等的增益误差,这 可以通过将第二级的满量程参考电压用 一个减法器描述的电路来实现[9,29]。 3. 两步再循环结构(recycling) 图2.21 再循环A/D结构 • 并VA由产减生法粗器略从的V数A字中输减出掉,。这个输出再由DAC转换成模拟量 • 在精细转换时,ADC满量程电压必须与减法器的输出相等。 • 为得到合适的细转换,需将 ADC参考电压降低或将余差 放大。 与两级ADC相比: • 面积、功耗降低约二分之一。 • 但是 –– 必须使用低失调比较器(减法器增益为1时),降低速度; – 若用高增益减法器,则增加级间延时。 4. 两步分段结构(subranging) • 一种不需要显式减法器的两步结构。 • 粗分级识别输入电压附近范围的参考电压,并对其进行再 分压。精细级将输入电平与这一套新的参考电压进行比较。 图2.22 10bit 分段A/D结构部分电路 分段ADC与两级ADC相比: • 优点:避免了减法器设计的困难 • 缺点: – 级间处理慢。 – 精细级比较器必须工作在输入信号的整个公共模式范 围内,同时保持恒定的小的输入失调。 在典型两步ADC中,可将粗分级的参考电压 阶梯用作级间DAC[18]。(节省面积与功耗; 但引入粗分级比较器的回程噪声,影响DAC 输出敏感度,从而增加建立时间。 (三)插值 (interpolating) 与折叠 (folding) 结构A/D • 保持flash结构的“一步”特性。(不增加SHA) • 使flash结构中的大电容、大功耗、大面积及对时 序要求严格等问题得到缓解。 • 在双极与CMOS技术中应用。 1. 插值 (interpolating) 结构 • 为降低 flash ADC 输入端的前置放大器的数量,模拟 输入与每一个参考电压之间的差值可在前置放大器输 出被量化。 • 假设两个放大 器均为零失调。 则:当Vin=Vr1时, VX1=VY1; 当Vin=Vr2时, VX2=VY2; 当Vin=Vm=(Vr1+Vr2)/2时, VX2=VY1 图2.23 两个放大器输出之间的插值 也就是说, VXX22与VYY11的差的极性与Viinn和Vmm的差的极性相同! • 上述观察表明,可以通过在前置放大器输出之间 进行“插值”增加flash级的等效分辨率。 • 与简单flash 级相比,这种方法使前置放大器数量 减半,但锁存器的数量保持相同。 • 明显减少了 flash ADC的输入电容、功耗和面积; 同时保留了flash 的一步特性。 • 右图结构使分辨率加倍, 称插值因子为2。 图2.24 flashA/D中的插值 • 插值技术改善了由分配误差引起的差分非线性。 图2.25 (a)flash与(b)插值A/D中的微分非线性 • Vr2-Vr1时与前置放大器的线性区的关系 • 在 Vin= (Vr1+Vr2) / 2 附近出现了“死带” ( dead band ); 这里增益很小,且 VY1=VX2 • 如果模拟输入落在 该带内,则 VX2-VY1可能不足 以克服后面锁存器 的失调,将会产生 Vin和 (Vr1+Vr2) / 2 之差的错误极性! 图图22..2266 不不同同VVrr22--VVrr11取取值值时时的的插插值值特特性性 • 插值概念的延伸-- 在flash转换器中的每两个连续参考电压之间产生更 多的量化级别,进一步减低输入前置放大器的数量。 • 两放大器的特性 偏移 Vr2-Vr1,当Vin从Vr1 增到Vr2 ,差分输出电 压 Vo1 , … , Vo5 在 Vin= Vr1+k (Vr1+Vr2)/4 处经过0,k=0,…,4。 • 如果用锁存器来 检测 Vo1 , … , Vo5 的极性, 该结构的插值因子为 4。 • 锁存器的数量与全flash相同。 图2.27 高阶插值的实现与特性 • 多插值技术带来的非线性 (1)电阻串及后面的锁存器的输入电容在信号路径上引入了一个 时间常数,所以带宽减小。且与插值因子的平方成正比。当该 因子超过4时,就变得很明显。 (2)随着Vo1 和 Vo5 的变化,驱动电阻串的射极跟随器的偏置电流 也变化,从而改变基极-发射极电压并引起输出电压过零点之 间的不均匀。对于输入来讲,等效于差分非线性。 • 解决办法; • 第一个问题可以通过减小插值电阻的值来得 到缓和,但代价是使第二个问题更加恶化或 者增加功耗。 • 在插值结构中使用大量放大器。大部分流过 电阻串的电流是由放大器提供。这样参考电 压与输入级接近的放大器就不必为电阻串提 供电流。 为了在插值阵列两端产生这种效果,可以 在两端均加上一些虚设放大器和插值电阻。 图2.28 插值ADC中的电阻串电流 Example: 高等模拟集成电路考试地点时间 四教4103 1月7日(二)下午2:30 • CMOS ADC中的插值技术 – 因为简单CMOS差分对的失调大、增益低,所以,插值方案 由自零(autozeroed)放大器和电容实现更好。 – 采样/复位模式: S1和S3 ,S5 和S6 接通。 模拟输入被C1、C2 采样。 – 计算(evaluation)模式:S2、S4接通。节点电压分别变为 Vin-Vr1和Vin-Vr2,该电压被每一个反向放大器放大并由 插值电容与相邻的电压相结合,产生插值因子2。 采样与计 算模式可 以采用流 水线方式 来提高速 度。 图2.29 CMOS ADC中的插值 2. 折叠 (folding) 结构 • 从 flash 及两步ADC 发展而来: – flash 结构:一步工作,不需模拟后处理;但硬件代价大, 时序问题严重。 – 两步结构:硬件少;但需前端采样-保持电路和模拟后处 理,两步延时。 – 折叠结构:进行模拟预处理来减少硬件,同时保留flash的 一步特性。 • 基本原理 – 通过模拟预处理产生余差电压,并随后进行数字化,获得 最低有效位(LSB)。 – 最高有效位(MSB)通过与折叠电路并行工作的粗分flash 级得到,几乎在对信号采样的同时对余差采样。 图2.24 两步(a)及折叠(b)结构的余差生成 例:5位折叠与插值ADC的原理方框图 Coarse ADC MSBs output Vin Folder Analog Preprocessing Fine Flash ADC LSBs output After Analog Preprocessing No Folding 32 With Folding 8 Analog Input • 折叠方法基本思想 – 放大器A1、A2:饱和区增益为0,放大区增益为1,分别以 (Vr2+Vr1) / 2 和( Vr3+Vr2)/ 2为中心,且Vr3-Vr2= Vr2-Vr1 。 – A1、A2的输出相加,得到“折叠”特性。 – 当Vr1 1 ) 且 C0= C1 (只在校正时使 用) k −1 ∑ Ck = C j j=0 ( 1< k ≤ m ) 用于测量电容失配。 • Cm与Cm-1+…+C0 之间的失配用P节点的残余电压(Vres,m)来 表示。 • 比较器与CDAC对Vres,m进行逐次逼近数字化。这一过程重复 进行,得到Cj与Cj-1+…+C0 (j=m-1,…,1)之间的失配。生成 了数字表示的Vres,m-1,…,Vres,1。 • 对于数字输入DmDm-1…D1,由电容失配引起的误差电压可表 示为: ∑ Verror = VREF 2m m j=1 2 j−1 ( ∆C C ) j D j m ∑ = Vεj D j j=0 • (∆C/C)j 表示Cj 的相对失配。 • Vεj 可以根据Vres,j 计算,并存储在数据寄存器中。可以确定任 意数字输入在输出端的误差电压。 • 特点 – 简单。 只需加法器和简单逻辑门电路,不需数字乘法器。 – 采用该技术精度可达 18 bit [15] 。 – 这种方法不能对电容的非线性进行校正。 各种结构的CMOS ADC的典型性能 结构 全并行 两步 [2] [3] 折叠-插值 [4] 流水线 [5] 速度 200M 5M 200M 20M 多路交 织 [6] Δ-Σ ISSCC19 94 40M 100K 分辨率 6bit 12bit 6bit 10bit 10bit 16bit 工艺 0.6μm 1.0μm 0.5μm 1.5μm 1.0μm 1.2μm 面积 2.7mm2 1.2*3.0mm2 ≈0.4mm2 3.2*3.3mm2 42mm2 功耗 380mW 200mW ≈150mW 35mW 565mW 40mW 作者 B. Razavi X. C. Jiang T. B. Cho D. H. Fu Dedic About Midterm Problem. 1 (30 points) For the two-stage opamp shown below calculate the systematic offset voltage (offset voltage even when there is no transistor mismatch). Parameters: (W/L)NMOS = 10/2, (W/L)PMOS = 15/2, µnCox = 80µA/V2, µpCox = 30µA/V2 VTHn = 1V, VTHp = -1V, λn = λp = 0.01V-1 Problem. 2 (30 points) For the PMOS sample and hold shown below, indicate how an increase in the magnitude of each of the various parameters listed in the table would affect the magnitude of the charge feedthrough error. Assume fast switching. Summarize your results in the table below Parameter clock on voltage Von clock off voltage Voff magnitude of device threshold voltage VclToHckp rise time trise gate overlap LD (keep Ldrawn same) source resistance Rs increase same decrease Problem. 3 (40 points) For the amplifier shown below find IB, n and W/L’s of all PMOS devices to meet the following specifications: Open-loop voltage gain Avo (Vid = 0) 250 Unity gain bandwidth fu 20MHz Slew rate SR 100V/µs Parameters: µnCox = 100µA/V2, µpCox = 50µA/V2, VTHn = 1V, VTHp = -1V, λn = λp = 0.02V-1, γ = 0, Cj = Col = 0, LD = 0, all L = 2µm

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