首页资源分类FPGA/CPLD其他 > 《FPGA/CPLD 数字电路设计经验分享》

《FPGA/CPLD 数字电路设计经验分享》

已有 433482个资源

下载专区

文档信息举报收藏

标    签:FPGACPLD数字电路设计

分    享:

文档简介

《FPGA/CPLD 数字电路设计经验分享》

摘要: 在数字电路的设计中,时序设计是一个系统性能的主要标志,在高层次设计方法中,对时序控制的抽象度也相应提高,因此在设计中较难把握,但在理解 RTL 电路时序模型的基础上, 采用合理的设计方法在设计复杂数字系统是行之有效的, 通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高, 并且系统的工作频率可以达到一个较高水平。

文档预览

Top_arrow
回到顶部
EEWORLD下载中心所有资源均来自网友分享,如有侵权,请发送举报邮件到客服邮箱service(at)eeworld.com.cn 或通过站内短信息或QQ:616108587联系管理员okhxyyo,我们会尽快处理。