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基于NIOS2的MIL-STD-1553B总线协议的分析

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    标    签:N10s2软核sOPc双相曼彻斯特码

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    让人更加深入的了解 基于NIOS2的MIL-STD-1553B总线协议的分析

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    2007年第12期,第40卷 总第192期 通信技术 Co彻unicat ions Technology V01.40,NO.12,2007 N0.192,TOtal ly 基于NI OS2的MIL—STD一1 5 53B总线协议的分析 聂俊伟, 向超, 彭启琮 (电子科技大学通信与信息T程学院140教研室,四川成都610054) 【摘要】1s53B总线是美国军用标准MIL sTD 1553B所定义的一种串行数据传输总线.文中研究该总线上传输的数据 格式并使用VHDL语言对其进行仿真。此外,使用了基于FPGA的电路模块实现双相曼彻斯特码的编解码器.最后,在此电路 模块上建立Nios2软核对该总线上的数据通信进行实时调度。 【关键词】MIL—sTD—1553B;N10s2软核;sOPc;双相曼彻斯特码 【中图分类号】TN42 【文献标识码】A 【文章编号】1002一0802(2007)12一0018—03 Analysis of MIL—STI卜1553B Protoc01 Based on NIOS2 NIE Jun—wei, XIANG Chao, PENG Qi—cong Co删nication (Lab 140, Sch∞1 of and Infor妣tion Engineering。 UESTC, chengdu Sichuan 610054, 曲ina) fomt 【Abstract】1553B is a serial data bus defined by American皿ilitary standard,Data of the bus and its of咖chester}I V皿L simulation are discussed in this paper.Furthermore, the implementation bi—phase encoder and decoder based on FPGA is also described. Finally,a Nios2 soft core is built in the FPGA to schedule data c啷unicat ion of the bus. 【Key'rords】MIL—sTD一1553B;NIos2 soft core; s0Pc;manchester bi—phase O引言 MIL—sTD—1553B的全称是:飞机内部时分制指令/响应式 多路传输数据总线。它用可屏蔽双绞线进行数据传输,信号 是以串行数字脉冲的形式进行传输,其数据代码使用双相曼 彻斯特码的形式来表示,其传输速率为1 Mb/s。1553B数据 总线上连接有如下三种类型的系统:①总线控制器(BC), 控制总线上的数据传输;②远程终端(RT),响应Bc来的命 令,执行数据传输;③总线监视器(BM),有选择地接收数 据总线上的信息并保存之。每个子系统可以通过1553B总线 连接到任何一个子系统。数据就是在总线上进行传输的。它 有“一网盖三军”之称,类似于“局域网或者LAN”。通俗的 讲,现代作战飞机上的雷达、光电探测、火控等设备通过 1553B总线组成一个网络,而1553标准就相当于网络的0sI 通信协议Ⅲ,其核心就在于“标准”二字。0sI模型与1553B ‘ 通信终端的结构类比如图l所示。 ’ 1553B通信终端由双绞线、变压器、收发器、曼码编解 码器和协议处理单元组成。0SI模型由以下七层组成:物理 层、链路层、网络层、传输层、对话层、表述层和应用层。 图1 0SI模型与1553B通信终端的结构类比 物理层主要实现通信终端的电气特性,将总线上的信号 进行模数转换,送给下一级进行处理。变压器将通信终端与 总线介质相连接,接收器接收总线的曼彻斯特码信号i并将 之转换为数字信号;发送器将数字信号转换为曼彻斯特码信 号,送到1553B总线上。 下面从链路层开始,从硬件设计和软件设计两个方面来 介绍1553B总线协议的实现方案。 收稿日期:2007-09-12。 作者简介t聂俊伟(198卜),男,硕士研究生,主要研究方向为信号与信息处理;向超(197卜),男,讲师,主要研究方向为数字信号处理: 彭启琮(194铲),男。博士生导师,教授,主要研究方向为通信与信息系统中的信号处理,高速信号处理与实时信号处理,DSP技术. 18  万方数据 1硬件设计方案 L l总线数据格式的仿真 由图l可以看出链路层主要由编解码器组成,它们主要 完成基于比特和消息字的数字调制和解调,既串行曼彻斯特 码与并行数据之间的转换,并生成1553B的命令宁、数据字 和状态字。每个宁的长度为20位比特(每个比特1us),且由 3部分组成:同步域(3个比特位)、数据块(16个比特位) 和奇偶位(1个比特位)。在同步域中(第1到第3位)1个 半比特位为高电平,1个半比特位为低电平;命令字和状态 字在同步域中相同,先高电平再为低电平;而数据字则相反, 先低电平再为高电平。在数据块中(第4到第19位)它们 之间都/fi相同;第20位为奇偶位。其码型结构如下图2所 不o O l 2 3 4 5 6 7 8|9 f io}llm{13f14f15 16 17 13 19 同步字 数据 技验 图2码型结构 编解码器由ⅦDL编程语言完成。笔者使用的是A1 tera 公司的EPlcl2芯片,在Quartus2“‘软件里进行编译仿真的 过程中遇到过如下的问题:曼彻斯特码(以下简称曼码)的 定义并小复杂,但同步头并不是曼码的数据格式,在检测同 步头和检测曼码时要注意区分;另外,1553B总线上的数据 是以消息(一条消息最多为32个字)的形式传送,字与字 之闸没有时问上的问隔,这增加了编码器和解码器,特别是 解码器的编程工作量,有很多的细节性的问题需要考虑。图 3是在Quartus2里得到的解码器的时序仿真结果。 图3 曼码解码器时序仿真 图3中,datainl是解码器的输入;dataout是解码器 的输出,可以看出这个输出已经是串并转换后的结果;cw表 示解码字为命令字/状态字;dw表示解码字为数据宁;clk 是时钟;rst是复位信号。解码器的输入是由连续的5个字 组成的一条消息,依次是命令字/状态字、命令字/状态字和 3个数据字,每一个时问轴表示相应字的起始时刻,最后得 出的正确结果是:9FFF,8 421,1 248,1 234和5 678。 1.2基于Nios2的方案设计 由图1可以看到,网络层、传输层和对话层是由属性控 制逻辑和协议处理单元组成。该部分的功能主要是根据 1553B的协议对解码输出的命令字、状态字和数据字进行处 理,包括识别终端地址,信息查错,将字组成消息,返同状 态信息等。而所有的这些功能都是在以Nios2为核心构建的 硬件平台上来完成的。 Nios2。”是一个32位的CPU软核,是流水线式多用途的  万方数据 微处理器。它是Altera公司生产的一种可编程逻辑及SOPC¨1 整合最优化器件,能与用户逻辑相结合,并可将程序写入 A1tera FPGA中。一个带有外部SRAM的Nios2软核CPU能组 成一个功能相当强大的32位嵌入式处理系统,它的每一种 外设都有特定的控制寄存器,Nios2通过对这些寄存器的控 制来与外设进{J:通信,其稳定性和控制能力得到了众多使用 者的认可。 文中构建的基于Nios2的硬件方框图如图4所示。 UART [J:芝差0::饕嚣。。卜 lTo software debug l JTAG Debug Module Nios .: ●—■ 皇 皇 ¨旺。 号 Process('r Core = I..........一 旨 酣豢≯r HH阿..阿...._一 Flash 0Il—Chip ROM ∞ ·正五正 g 名 三 图4协议处理单元功能框 各功能模块简介如下:0n—Chip RoM、FLAsH和sRAM主要 用来存放用户程序、数据、堆栈和中断信息;uART可与计算 机通讯,用来调试和读写芯片内部存储器单元;Timer用来产 生定时时钟计数:P10用做中断输入和开关量;sPI用来控制 电路板上的sPI口,与子系统建立通讯通道;用户接口是笔 者单独写的一个ⅧDL模块,并挂在了Avalon总线上,目的 是将解码器输出的数据有效的传给Nios2处理,同时将需要 编码的数据通过此接口写到编码器中,发送到1553B总线上。 1.3与子系统的通信方案设计 由图l看以看出表述层是由子系统接口陌1组成。在文中 设计的电路板上,Nios2主要是通过SPI口与子系统进彳-】:数 据交换。其数据包括终端地址、状念字和方式码等,它们都 是基丁15538的消息字,实现与应用系统相关的通信协议。 应用层主要完成子系统定义的各种任务,如子系统状态 的控制与应答等。应用程序通过一套应用程序接口,跟网络 接口交换数据和控制消息。 2软件设计方案 2.1软件工作流程 软件的设计主要集中在协议处理单元和属性控制逻辑 上,也既洌络层、对话层和传输层所要完成的功能。它主要 包括三个方面的程序设计:BC控制程序,RT控制程序和BM 监控程序。使用嵌入式c语言编程,开发平台是Nios2 IDE。 各部分功能如下: (1)BC控制程序:完成电路板上的环境设置,如基地址, 中断,控制器和定时器的初始化,定义周期性消息、向量消 息和用户消息等。 (2)RT控制程序:计算各子地址和发送,接收数据的首 址,将各子地址控制字写入相应的控制寄存器并设置中断向 量等。 19 (3)酬监控程序:设置数据存放的首地址,配置存储器 相关控制寄存器,设置中断向量。只接收数据,不发送数据。 对系统进行实时监控。 除以上3个主要的程序设计之外,还包括电路板上的接 口驱动程序,上电自测程序,上电初始化程序和错误处理程 序的设计等。软件工作流程如图5所示。 接器于一体的Nios2编译器,通过它,开发人员可方便地完 成源代码到定制系统Nios2可执行代码的映射。 在Nios2 IDE里创建一个新的C/C++应用工程时,需要一 个SOPc Builder系统文件(后缀名是.ptf)。该文件就是由笔 者构建的硬件平台所生成的文件,用于约束软件的目标硬件环 境,有了它,才能进行软件和硬件地同时开发。当目标板完成 后,使用A1tera下载电缆将软件下载到目标硬件环境中。 图5软件工作流程 2.2调试软件 软件调试是在Nios2集成开发环境IDE(Integrated Development Enviro衄ent)里完成的。它包含编辑、编译 和调试工具H1。使用s0Pc Builder生成了目标系统之后,就 可以直接使用Nios2 IDE进行嵌入式的c应用编码,借助 Altera提供的外围驱动和硬件抽象层(姒L),可使开发人员 不依赖底层硬件高效地编写Nios2应用程序。 文中在进行软件调试时用到了指令仿真集Iss (Instruction Set Simulation)和GNU Tool Chain(GNU 工具链)。前者可使开发人员在目标硬件平台完成前开始监 控程序的开发。在Iss上运行和调试监控程序就像在真实的 目标硬件上一样:后者是一个集标准C编译器、汇编器、连 (上接第17页) 接收chip值进行多级监督递归的一般表示形式,改进的 MIMS—RSSE算法利用引入的冗余信息,对接收chip值进行多 级监督,提高了软序列估计的可靠性,改进了捕获算法的抗 噪声性能。 仿真结果显示:在相同的正确捕获概率条件下MIMs— RssE算法与RssE算法相比,对接收信号sNR的要求降低了 大约2dB;而当SNR在一2dB到一4dB的范围内时,改进算法的 捕获概率提高5096~80%,因而大大缩短了捕获时间。该捕获 性能的提高是通过多天线接收和增加软chip寄存器的长度 实现的。随着接收天线数的增加,接收设备的复杂度会变得 复杂;此外随着选取级数的增加,要利用的存储器单元数量 呈指数增加,因而对于阶数较大的PN码序列来说,递归级 数也不宜选取得过大,要跟据实际系统进行选取。 3结语 1553B总线协议的内容相当复杂,要想完全掌握其编程 需要时间的积累。文中设计的电路板是插到电脑的机箱中进 行工作的,一块电路板上可以作为Bc、RT和叫中的一种来 用,只需将相关的软件下载到板子上就行了。 作者在设计过程中使用到了s0PC技术和Nios2软核, 它们已经成为当今超大规模集成电路的发展趋势,该技术将 原来由许多芯片才能完成的功能全部集中到一块芯片上来, 但却不是各个芯片功能的简单叠加,而是从整个系统的性能 出发,在一个芯片上实现更为复杂的功能。它使设计成本降 低,设计周期缩短,系统的集成度提高,扩展能力增强,具 有一定的现实意义和应用前景。 参考文献 l刘飞.航空电子系统MIL—STpl553通信网络接口验证测试[J】.航空 电子技术,2006,37(02):3卜37. 2杜慧敏,李宥谋,赵全良.基于verilog的FPGA设计基础[M].西安: 西安电子科技大学出版社,2006年:233—291. . 3周梅.Soc技术在航电系统设计中的应用[J】.航空电子技术,2006, 37(01):44—48. 4 ALTERA公司.s0Pc数据手册[M】.2003. 5罗一锋,蔡嵩.基于1553B总线的接口设计与实现[J].现代电子技术, 2006(02): 55—60. 参考文献 l Yang L L,Hanzo L.Acquisiti彻of m-Sequences using S0ft Sequential Esti腿tion[J】.IEEE Trans.c咖un.,2004,52(02):199-204. 2-a Y,Chugg M K.An Iterative^190rit}lm蛐d L明COInplexity }Iardware Architecture for Fast Acquisition of Long PN C0des in u蛐Systems[J].-Jounl8l of VLSI Signal Processing Syst明8, 2006:25—42. 3 ChaⅣla K K,Sar-ate D V. Paral 1el acquisition of I啊sequences in DS/SS systems【J】.IEEE Trans.C咖un.,1994,42:2155—2164. 4 H00n J L,Iickho s,Park R S,.et a1.Rapid Acquisition of PN Sequences with a New Decision Logic[J]. IEEE Trans. Vehi. Tech.,2004。53(01). 5丘玲,朱近康,孙葆根.第三代移动通信技术[M】.北京:人民邮电出版 社,200l:103一118.  万方数据 基于NIOS2的MIL-STD-1553B总线协议的分析 作者: 作者单位: 刊名: 英文刊名: 年,卷(期): 被引用次数: 聂俊伟, 向超, 彭启琮, NIE Jun-wei, XIANG Chao, PENG Qi-cong 电子科技大学,通信与信息工程学院140教研室,四川,成都,610054 通信技术 COMMUNICATIONS TECHNOLOGY 2007,40(12) 1次 参考文献(5条) 1.刘飞 航空电子系统MIL-STD-1553通信网络接口验证测试[期刊论文]-航空电子技术 2006(02) 2.杜慧敏;李宥谋;赵全良 基于verilog的FPGA设计基础 2006 3.周梅 SoC技术在航电系统设计中的应用[期刊论文]-航空电子技术 2006(01) 4.ALTERA公司 SOPC数据手册 2003 5.罗一锋;蔡嵩 基于1553B总线的接口设计与实现[期刊论文]-现代电子技术 2006(02) 本文读者也读过(9条) 1. 卢宗青.张雄.李青.孙垂良.侯晓飞.LU Zong-qing.ZHANG Xiong.LI Qing.SUN Chui-liang.HOU Xiao-fei 基于 Ethernet的线阵CCD数据采集系统[期刊论文]-电子器件2008,31(5) 2. 张昳玲.向军 测发控系统1553B总线试验方案设计及实现[会议论文]-2007 3. 石红梅.刘泳 采用FPGA实现1553B总线接口专用芯片设计[会议论文]-2004 4. 颜学龙.梅明.YAN Xue-long.MEI Ming 基于1553B总线协议IP核的设计[期刊论文]-半导体技术2007,32(5) 5. 颜学龙.梅明 1553B总线接口中的曼彻斯特编解码器的设计与验证[会议论文]-2006 6. 曹彪 FPGA实现1553B编解码设计[期刊论文]-现代商贸工业2010,22(12) 7. 刘安.冯金富.梁晓龙.杨啸天.LIU An.FENG Jin Fu.LIANG Xiao Long.YANG Xiao Tian 基于NIOS Ⅱ处理器的 MIL-STD-1553B 接口卡设计[期刊论文]-电子技术应用2008,34(10) 8. 李曼 基于SOPC的1553B接口技术研究[学位论文]2007 9. 黄伟.吴国安.汤清华.易冬柏.HUANG Wei.WU Guo-an.TANG Qing-hua.YI Dong-bai 基于FPGA的1553B总线接口板 设计[期刊论文]-兵工自动化2006,25(10) 引证文献(1条) 1.徐贵贤 1553B 总线简介及其实现[期刊论文]-通信技术 2011(5) 引用本文格式:聂俊伟.向超.彭启琮.NIE Jun-wei.XIANG Chao.PENG Qi-cong 基于NIOS2的MIL-STD-1553B总线协 议的分析[期刊论文]-通信技术 2007(12)

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