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Northgreen Electronics Technology Co., Ltd. MAX II 器件手册 翻译:Kenni Tel: 86-10-51665062 Page 1 目录 Northgreen Electronics Technology Co., Ltd. 章节修订日志 ........................................................................................................................................................... 4 关于本手册 ............................................................................................................................................................... 6 如何访问Altera ................................................................................................................................................. 6 排版约定 ........................................................................................................................................................... 6 第一章 MAX II产品系列的规格数据(Data Sheet) ........................................................................................... 8 修订历史 ........................................................................................................................................................... 8 第 1 节 导论 ..................................................................................................................................................... 9 导引 ························································································································································ 9 特色 ························································································································································ 9 引用文档 ·············································································································································· 11 文档修订历史······································································································································· 12 第 2 节 MAX II架构 ...................................................................................................................................... 13 导引 ······················································································································································ 13 功能描述 ·············································································································································· 13 逻辑阵列块LAB··································································································································· 15 LAB通道······································································································································· 16 LAB控制信号······························································································································· 16 逻辑单元LE·········································································································································· 17 LUT链和寄存器链 ······················································································································· 18 addnsub信号 ································································································································· 18 LE操作模式·································································································································· 18 多路互联 ·············································································································································· 22 全局信号 ·············································································································································· 26 用户Flash存储区 ·································································································································· 27 UFM存储器 ·································································································································· 28 内部振荡器··································································································································· 28 编程、擦除和忙信号 ··················································································································· 29 地址自动递增······························································································································· 29 串行接口······································································································································· 29 UFM区和逻辑阵列接口··············································································································· 29 多电压核 ·············································································································································· 30 I/O架构 ················································································································································· 31 快速I/O通道 ································································································································· 31 I/O区块 ········································································································································· 32 I/O标准和I/O Bank······················································································································· 33 PCI标准 ········································································································································ 35 斯密特触发器······························································································································· 35 输出使能信号······························································································································· 36 输出管脚驱动电流可编程 ··········································································································· 36 转换速率控制······························································································································· 36 漏极开路输出······························································································································· 37 可编程的接地管脚 ······················································································································· 37 Tel: 86-10-51665062 Page 2 Northgreen Electronics Technology Co., Ltd. 总线保持······································································································································· 37 可编程上拉电阻··························································································································· 37 可编程输入延迟··························································································································· 37 多电压I/O接口 ····························································································································· 37 引用文档 ·············································································································································· 38 译文中的专业术语······························································································································· 38 Tel: 86-10-51665062 Page 3 章节修订日志 Northgreen Electronics Technology Co., Ltd. 本书中的章节,在下列日期进行过修订。这些章节或章节中的段落单独用下列部件号列出。 第1章 导引 修订: 2009 年 8 月 部件号:MII51001-1.9 第2章 MAX II 的架构 修订: 2008 年 10 月 部件号:MII51002-2.2 第3章 JTAG 和在线编程 修订: 2008 年 10 月 部件号:MII51003-1.6 第4章 MAX II 的热插拔和上电复位 修订: 2008 年 10 月 部件号:MII51004-2.1 第5章 直流和开关特性 修订: 2009 年 7 月 部件号:MII51005-2.5 第6章 引用文档和型号说明 修订: 2009 年 8 月 部件号:MII51006-1.6 第7章 封装 修订: 2008 年 10 月 部件号:MII51007-2.1 第8章 在多电压系统中使用 MAX II 修订: 2008 年 10 月 部件号:MII51009-1.7 第9章 使用 MAX II 的 UFM(用户 Flash 存储器) 修订: 2008 年 10 月 部件号:MII51010-1.8 第 10 章 使用 MAX II 的 UFM 替代串口 EEPROM 修订: 2008 年 10 月 部件号:MII51012-1.5 Tel: 86-10-51665062 Page 4 第 11 章 MAX II 在线编程指南 修订: 2008 年 10 月 部件号:MII51013-1.7 第 12 章 实时 ISP(在线编程)和 ISP 嵌位 修订: 2008 年 10 月 部件号:MII51019-1.6 第 13 章 MAX II 的 IEEE1149.1(JTAG)边界扫描测试 修订: 2008 年 10 月 部件号:MII51014-1.7 第 14 章 使用 Jam STAPL 方式通过嵌入式处理器进行在线编程 修订: 2008 年 10 月 部件号:MII51015-1.8 第 15 章 使用安捷伦公司(Agilent)的 3070 测试器进行在线编程 修订: 2008 年 10 月 部件号:MII51016-1.5 第 16 章 理解 MAX II 的时序 修订: 2008 年 10 月 部件号:MII51017-2.1 第 17 章 理解和评估 MAX II 的功耗 修订: 2008 年 10 月 部件号:MII51018-2.1 Northgreen Electronics Technology Co., Ltd. Tel: 86-10-51665062 Page 5 关于本手册 本手册提供 Altera @ MAX II @ 系列的综合资料信息 Northgreen Electronics Technology Co., Ltd. 如何访问 Altera 大多数最新的 Altera 产品资料,可参照下表进行访问查询: 访问 (注解 1) 访问方式 地址 技术支持 Website www.altera.com/support 教学 Website www.altera.com/training Altera 文献服务 非技术支持(一般) (软件许可) Email Email Email Email custrain@altera.com literature@altera.com nacomp@altera.com authorization@altera.com 注解: (1) 也可以联系当地销售商或销售代理 排版约定 本文档中使用的排版约定在下表中列出: 可视化样式 说明 黑体+首字母大写 黑体 命令名,对话窗标题,检查框选项,以及对话框选项以黑体显示, 并且首字母大写。例如:Save As 对话框。 外部时序参数,路径名,工程名,磁盘驱动器名,文件名,文件扩 展名,以及软件程序名以黑体字显示。 斜体+首字母大写 斜体 例如:fMAX,\qdesigns 路径,d: 驱动器,chiptrip.gdf 文件 文档标题以斜体加首字母大写显示。例如:AN 75: High-Speed Board Design.(AN75:高速电路板设计) 内部时序参数和变量以斜体显示。 首字母大写 例如:tPIA, n + 1. 变量名用角括弧<>括住,并用斜体显示。 例如:<文件名>, <工程名>.pof 文件。 键盘的键名和菜单名的首字母大写。 “副标题” 例如:Delete(删除键),Options 菜单 文档中对章节的引用,以及联机帮助系统的标题在引号中显示。 Courier 字体 例如:“排版约定”(译文中用角括号《排版约定》,译者注) 信号名和端口名用小写的 Courier 字体显示。例如:data1, tdi, input.低电平有效信号由后缀字母 n 表示,例如:resetn. 1,2,3 和 A,B,C 等 Tel: 86-10-51665062 任 何 需 要 精 确 输 入 的 信 息 以 Courier 字 体 显 示 , 例 如 : c:\qdesigns\tutorial\chiptrip.gdf. 一 个 实 际 文 件 的 段 落 也如此显示,例如:一个报告文件,引用了某文件的一些部分(例 如:AHDL 关键词 SUBDESIGN),同样,逻辑功能名也以 Courier 字体显示。(例如:TRI) 当所列项目的顺序很重要时,使用顺序排列的数字字符列出这些项 Page 6 ■■ 可视化样式 Northgreen Electronics Technology Co., Ltd. 目,例如:程序步骤的列出。 当所列项目的顺序不重要时,使用方形项目符号列出这些项目。 说明 检查符号表示一个仅由一步组成的过程。 手指针表示的信息需要特别注意 警示标志表示当前情况将损毁产品或用户工作。 警告标志表示当前情况将危及用户人身安全。 转角箭头提醒输入回车键(Enter 键) 脚步表示参照专题包含更多的信息 Tel: 86-10-51665062 Page 7 第一章 MAX II 产品系列的规格数据(Data Sheet) Northgreen Electronics Technology Co., Ltd. 本章为设计者提供 MAX II 的产品规格数据说明,内容包括 MAX II 内部架构的重要特点,联合测试工作组 JTAG(Joint Test Action Group)和在线编程 ISP(in-system programmability)的资讯,直流操作条件,交流时序参数,以及产品型号的资讯。 本章包括下列章节: 第 1 节 导论 第 2 节 MAX II架构 第 3 节 JTAG 和在线编程(ISP) 第 4 节 MAX II 的热插拔和上电复位 第 5 节 直流和开关特性 第 6 节 参考资料和产品型号 修订历史 涉及本章节的修订史,以及其他小节的更新资讯,参考《章节修订日志》。 Tel: 86-10-51665062 Page 8 第 1 节 导论 Northgreen Electronics Technology Co., Ltd. 导引 MAX II 系列是一款即开即用非挥发性的 CPLD 产品,它由基于 0.18μm 技术的 6 层金属 Flash 组成,其密度从 240 至 2210 逻辑单元 LE(即 128 至 2210 等效宏),具有非挥发性的 8K 比特存储器。MAX II 提供高速高性能 IO 端口,这些端口能可 靠地与其他架构的 CPLD 端口对接。以多电压核、用户 Flash 存储器 UFM 和增强型在线编程 ISP 为特色的 MAX II,被用于 降低成本减少功耗的各类可编程解决方案,例如总线桥接器,I/O 扩展,上电复位(POR)和顺序控制,以及设备配置器。 特色 MAX II CPLD 具有下列特色: ■ 低成本,低功耗 CPLD ■ 即开即用,非挥发架构 ■ 待机电流低至 25μA ■ 提供快速传播延迟和时钟输出 ■ 提供 4 个全局时钟,每个逻辑阵列块(LAB)可以使用其中两个有效时钟。 ■ UFM(用户 Flash 存储器)提供 8K 比特的非挥发性存储空间 ■ 多电压核支持外部电压 3.3V/2.5V 或 1.8V ■ 多电压 I/O 端口支持 3.3-V,2.5-V,1.8-V,1.5-V 逻辑电平 ■ 友好类型总线架构具有总线转换速率可编程、总线驱动强度可编程,总线保持时间可编程以及可编程上拉电阻。 ■ 可使能的施密特触发器用于噪声容差输入(每个管脚可编程) ■ I/O 端口遵从外围设备特别行业组(PCI GIP)2.2 版 3.3V66MHz 的 PCI 局部总线规范 ■ 支持热插拔 ■ 内置的遵从 IEEE1149.1-1990 标准的联合测试工作组(JTAG)边界扫描电路。 ■ 在线编程 ISP 遵从 IEEE1532 标准 表 1-1列出了MAX II的特色 表 1-1 MAX II 系列特色 特色 EPM240 EPM570 EPM1270 EPM2210 EPM240G EPM570G EPM1270G EPM2210G EPM240Z EPM570Z LEs 典型等效宏 等效宏范围 UFM 容量(位) 最大用户 I/O 管 脚 240 192 128 至 240 8192 80 570 440 240 至 570 8192 160 1270 980 570 至 1270 8192 212 2210 1700 1270 至 2210 8192 272 240 192 128 至 240 8192 80 570 440 240 至 570 8192 160 tPD1 (ns) (1) 4.7 5.4 6.2 7.0 7.5 9.0 fCNT (MHz) (2) 304 304 304 304 152 152 tSU (ns) 1.7 1.2 1.2 1.2. 2.3 2.2 tCO (ns) 4.3 4.5 4.6 4.6 6.5 6.7 注释:表 1-1 (1) tPD1 表示最坏 I/O 布局情况下的点对点的延迟时间,此时路径对角穿过整个器件,以及穿过邻近输出管脚的 LUT 和 LAB 所组成的组合逻辑。 (2) 最大频率取决于 I/O 端口时钟输入管脚性能的限制。16 位计数器的临界延迟要比这个参数快。 关于等效宏的资讯,参考《MAX II 逻辑元素与宏单元之间的转换方法》白皮书。 Tel: 86-10-51665062 Page 9 Northgreen Electronics Technology Co., Ltd. MAX II 和 MAX IIG 有三个速度等级:—3,—4 和—5,其中—3 最快。同样,MAX IIZ 器件也有三个速度等级:—7,—8 和—6,其中—6 最快。这些速度等级表现出整体的相对性能,而不是特定的时序参数。要了解各个速度等级器件的传播延 迟数值和细节,参考《MAX II 器件手册》中《直流和开关特性》章节。 表 1-2 展示 MAX II 器件速度等级的配置 表 1-2 MAX II 器件速度等级 速度等级 器件 —3 —4 —5 —6 —7 —8 EPM240 EPM240G __ __ __ EPM570 EPM570G __ __ __ EPM270 __ __ __ EPM270G EPM2210 EPM2210G __ __ __ EPM240Z __ __ __ EPM570Z __ __ __ MAX II 器件具有小体积的精细线条 BGA 封装(FineLine BGA),微精细线条 BGA 封装(Micro FineLine BGA)和方形扁平 封装 TQFP(Thin Quad Flat Pack)这些封装形式(参考表 1-3 和表 1-4)。MAX II 器件支持相同封装器件之间的纵向移植(例 如可以在 256Pin FineLineBGA 封装的 EPM570,EPM1270 和 EPM2210 器件之间互相移植)。纵向移植概念意味着当从原器 件电路移植到新器件电路时,其专用管脚和 JTAG 管脚相同,而新器件的电源管脚或者是原器件的子集,或者指定封装密度 的新器件的电源管脚是原器件的一个超集。任何封装的器件,最大密度则有最多数量的电源管脚;因此规划一个封装时,必 需考虑其最大设计密度时必需的电源管脚布置,以便于纵向移植(封装不变,器件改变时的电路移植—译者注)。关于跨密 度的 I/O 管脚移植,对于给定封装的所有密度器件,都必须检查其标识符,相同时方可移植。使用 Quartus II 时,用户仅需 给出一个器件移植表,软件则自动对比检查,并自动布置好所有管脚。 表 1-3 MAX II 封装和用户 I/O 管脚 68-Pin 微精线条 100-Pin 微精线条 Micro Micro 器件 FineLine BGA (1) FineLine BGA (1) EPM240 __ 80 EPM240G EPM570 __ 76 EPM570G EPM1270 __ __ EPM1270G 100-Pin 精细线条 FineLine BGA 80 76 __ 100-Pin 方形扁平 TQFP 80 76 __ 144-Pin 方形扁平 TQFP __ 116 116 144-Pin 微精线条 Micro FineLine BGA (1) __ __ __ Tel: 86-10-51665062 256-Pin 微精线条 Micro FineLine BGA (1) __ 160 212 256-Pin 精细线条 FineLine BGA __ 324-Pin 精细线条 FineLine BGA __ 160 __ 212 __ Page 10 Northgreen Electronics Technology Co., Ltd. EPM2210 __ __ __ __ __ __ __ 204 272 EPM2210G EPM240Z 54 80 __ __ __ __ __ __ EPM570Z __ 76 __ __ __ 116 160 __ __ 注释:表 1-3 (1) 仅无铅封装有效 表 1-4 MAX II 方形扁平 TQFP,精细线条 FineLine BGA 和维精细线条 Micro FineLine BGA 的封装尺寸 68-Pin 100-Pin 144-Pin 256-Pin Micro Micro 100-Pin Micro Micro 封装 FineLine BGA FineLine BGA FineLine BGA 100-Pin TQFP 144-Pin TQFP FineLine FineLine BGA BGA 间距(mm) 0.5 0.5 1 0.5 0.5 0.5 0.5 25 面积(mm 2 ) 36 121 256 484 49 121 256-Pin FineLine BGA 1 289 324-Pin FineLine BGA 1 361 长×宽 (mm × mm) 5×5 6×6 11 × 11 16 × 16 22 × 22 7×7 11 × 11 17 × 17 19 × 19 MAX II 器件具有一个内部线性电压调节器,以支持外部 3.3V 或 2.5V 的电源电压,调节器将外部电压降低到 1.8V 的内部操 作电压。MAX IIG 和 MAX IIZ 仅接受 1.8V 的外部电源电压。在 100-Pin Micro FineLine BGA 或 256-Pin Micro FineLine BGA 这两款封装中,MAX IIZ 与 MAX IIG 器件的管脚兼容。除了外部支持电压不同,MAX II 和 MAX IIG 器件具有完全相同的 输出引脚和时序参数。表 1-5 列出 MAX II 系列支持的外部电压。 表 1-5 MAX II 外部电源电压 EPM240G EPM570G EPM240 EPM1270G EPM570 EPM2210G 器件 EPM1270 EPM2210 EPM240Z EPM570Z(1) 多电压核外部电源电压(VCCINT) (2) 多电压 I/O 端口的接口电平(VCCIO) 3.3V,2.5V 1.5V,1.8V,2.5V,3.3V 1.8V 1.5V,1.8V,2.5V,3.3V 注释:表 1-5 (1) MAX IIG 和 MAX IIZ 器件仅在它们的 VCCINT 管脚上接受 1.8V,该 1.8V 外部电压直接驱动器件核。 (2) MAX II 器件内部操作电压为 1.8V。 引用文档 本章引用了下列文档: ■《MAX II 器件手册》中的《直流和开关特性章节》 ■《MAX II 逻辑单元与宏单元转换方法》白皮书 Tel: 86-10-51665062 Page 11 文档修订历史 Northgreen Electronics Technology Co., Ltd. 表 1-6 列出了本章的修订历史 表 1-6 文档修订历史 日期和版本 变动方式 2009 年 8 月 1.9 版 2008 年 10 月 1.8 版 2007 年 12 月 1.7 版 2006 年 12 月 1.6 版 2006 年 8 月 1.5 版 2006 年 7 月 1.4 版 2005 年 7 月 1.3 版 2004 年 12 月 1.2 版 2004 年 7 月 1.1 版 ■ 更新了表 1-2 ■ 更新了《导引》小节 ■ 更新了新的文档格式 ■ 表 1-1 到表 1-5 进行了更新 ■ 加入了引用文档章节 ■ 加入了文档修订历史 ■ 特色列表进行了小规模更新 ■ 对表格进行了小规模更新 ■ 更新了表 1-1 的时序参数 ■ 更新了表 1-1 的时序参数 ■ 更新了表 1-1 的时序参数 变动摘要 加入了速度等级-8 的资讯 ___ 用 MAX IIZ 的资讯更新了文档 ___ ___ ___ ___ ___ ___ Tel: 86-10-51665062 Page 12 第 2 节 MAX II 架构 Northgreen Electronics Technology Co., Ltd. 导引 本节讨论 MAX II 的架构,包含下列小节: ■ 《功能描述》 ■ 《逻辑阵列块LAB》 ■ 《逻辑单元LE》 ■ 《多路互联》 ■ 《全局信号》 ■ 《用户Flash存储器区》 ■ 《多电压核》 ■ 《I/O架构》 功能描述 MAX II 具有一个用以执行定制逻辑的基于行和列的 2 维架构。行和列的接点则提供了逻辑阵列块 LAB 之间的信号连接。 逻辑阵列由诸逻辑阵列块 LAB 组成,每个逻辑阵列块 LAB 则由十个逻辑单元 LE 组成。LE 是一个能够执行用户逻辑的小 单元。逻辑阵列块 LAB 被分成行和列分布在器件上。多路互联结构在 LAB 之间提供了快速的颗粒延迟(granular timing delays)。相比于全局路由连接架构,LE 之间的快速路由能提供最小的时序延时,用以构成更大的逻辑。 MAX II 器件的管脚由的 I/O 单元(IOE)驱动,IOE 则位于环绕器件边缘的行和列 LAB 终端位置上。每个 IOE 包含一个具 有多种高级功能的双向缓冲器。I/O 管脚支持施密特触发输入和多种端口标准,例如 66MHz,32-bit PCI 以及 LVTTL。 MAX II 器件提供一个全局的时钟网络。该全局时钟网络由贯穿整个器件的 4 条全局时钟线组成,为器件内的所有资源提供 时钟。这些全局时钟线也可以用作控制信号,例如清零 clear,预置 preset 或输出使能。 图 2-1 MAX II 器件方框图 图 2-1 展示了 MAX II 的功能框图 Tel: 86-10-51665062 Page 13 Northgreen Electronics Technology Co., Ltd. 每个 MAX II 器件中包含一个 Flash 存储器。在 EPM240 器件中,该存储器位于器件的左边。而在 EPM570、EPM1270 和 EPM2210 器件中,存储器位于器件的左下角区域。Flash 存储器的大部分被用作专用的 Flash 配置存储器 CFM,CFM 为所 有的 SRAM 的配置信息提供非挥发性的存储。CMF 在器件上电时自动地下载和配置逻辑和端口,以实现即开即用。 需要了解更多关于上电配置的资讯,可参考《MAX II 器件手册》中《MAX II 器件的热插拔和上电复位》章节。 MAX II 器件中 Flash 存储器的另一部分被用作小型用户数据存储 UFM。UFM 提供了 8192 位的通用存储器,并提供有连接 至逻辑阵列的可编程端口,用于执行对 UFM 的读写。有三个 LAB 行邻近这个区块(其 LAB 的列编号改变)。 表 2-1 展示了各个器件的 LAB 行数和列数。EPM570、EPM1270 和 EPM2210 器件中邻近上述 Flash 存储区块的行编号和列 编号相同。其中 LAB 长行是从 I/O 区的一端伸展至另一端的全部 LAB 行,LAB 短行则是邻近 UFM 区块的 LAB 行。这些 行的长度就是 LAB 列的宽度。 表 2-1 MAX II 器件资源 器件 UFM 区 EPM240 1 EPM570 1 EPM1270 1 EPM2210 1 LAB 列数 6 12 16 20 LAB 行数 长 LAB 行数 短 LAB 行数 (宽度)(1) 4 — 4 3(3) 7 3(5) 10 3(7) LAB 总数 24 57 127 221 图 2-2 展示 MAX II 的平面布置图 图 2-2 MAX II 器件的平面布置(注释 1) Tel: 86-10-51665062 Page 14 Northgreen Electronics Technology Co., Ltd. 注释: (1) 该图是 EPM570 器件的平面布置图,EPM1270 和 EPM2210 具有类似的平面布置,LAB 更多。EPM240 器件的 CFM 区和 UFM 区则位于器 件的左边。 逻辑阵列块 LAB 每个 LAB 都是由以下这些部分组成:10 个逻辑单元 LE,若干 LE 进位链,若干 LAB 控制信号,一个局部通道,一个查找 表 LUT 链,若干寄存器链连线。组成 26 种不同的 LAB 输入方式,LE 的输出端驱动 10 根反馈线至 LE 自身的输入。局部 通道用于在相同 LAB 的 LE 之间传送信号。查找表 LUT 链将一个 LE 的 LUT 输出链接并传输给邻近的 LE,以完成 LAB 内 部连续快速地 LUT 连接。寄存器链将 LAB 内一个 LE 寄存器的输出链接并传输给邻近的 LE 寄存器。Quartus II 软件将组合 逻辑放置在一个 LAB 内,或相邻的 LAB 内,并允许使用局部的 LUT 链和寄存器链,以提高区域效率。 图 2-3 展示 MAX II LAB 图 2-3 MAX II LAB 结构 注释: (1) 只有邻近 IOE 的 LAB 有该连接。 Tel: 86-10-51665062 Page 15 Northgreen Electronics Technology Co., Ltd. LAB 通道 LAB 局部通道可用于连接 LAB 内部的逻辑单元 LE,它由 LAB 内部的行通道、列通道和 LE 输出驱动。相邻 LAB 也可以通 过其左侧和右侧的直连通道(DirectLink connection)驱动其局部通道。局部通道使得行通道和列通道的使用量最小化,这样 可以提供更高的性能和灵活性。通过快速局部通道和直连通道,每个 LE 能够驱动其他 30 个 LE。图 2-4 展示直连通道。 图 2-4 直连通道(DirectLink Connection 或直连节点-译者) LAB 控制信号 每个 LAB 都包含有为其 LE 提供控制信号的专用逻辑电路。该控制信号包括两个时钟、两个时钟使能、两个异步清零、一 个同步清零、一个异步预置/装入(Preset/Load)、一个同步装入(Load)、以及加减控制信号。最多可有十个控制信号同时 工作。虽然同步清零和装入信号通常被用在计数器上,但它们也可作为其它用途。 每个 LAB 可使用两个时钟和两个时钟使能信号。所有 LAB 的时钟和时钟使能这两个信号都是相关联的,例如,一个指定 LAB 中的 LE 使用了 labclk1 信号,那它的时钟使能信号则必须使用 labclkena1。如果 LAB 即使用一个时钟的上升 沿也使用该时钟的下降沿,也就使用了两者的局部 LAB(LAB-wide)时钟信号。拉高时钟使能信号则关闭该 LAB 局部时钟。 每个 LAB 可使用两个异步清零信号 Clear 和一个异步预置/装入信号 Preset/Load。默认情况下,Quartus II 软件使用一个非门 回推技术实现预置 Preset。如果在 Quartus II 软件中屏蔽了非门回推选项,或者指定某寄存器的上电状态为高电平,此时则 使用异步装入 Load 来完成预置 Preset,而异步装入的数据则绑定为高电平。 由于 LAB 局部的加减信号,一个单独的 LE 就能够执行一位加法或减法。这就节约了 LE 资源,改善了逻辑函数的性能。例 如,在因素和有符合数乘法器中将根据数据情况交换地的使用加法或减法。 LAB 列时钟信号 clocks[3..0]由全局时钟网络驱动,而 LAB 的局部通道则传输 LAB 局部控制信号。LAB 局部通道由多路互 联结构驱动,用于非全局控制信号的传输。多路互联特有的低倾斜率(low skew)使得时钟信号和控制信号可以分布。 图 2-5 显示 LAB 控制信号发生电路。 Tel: 86-10-51665062 Page 16 图 2-5 LAB 局部控制信号 Northgreen Electronics Technology Co., Ltd. 逻辑单元 LE LE 是 MAX II 架构中最小的逻辑组织。LE 具有结构简洁和提供高级功能这样一些特色,可提供高效率的逻辑应用。每个 LE 包含一个四输入的查找表,查找表是可执行 4 种功能中之一的功能发生器。另外,每个 LE 包含一个可编程寄存器和具 有进位选择能力的进位链。通过 LAB 局部控制信号(LAB-wide), 一个单独的 LE 还支持单比特的动态加减运算。每个 LE 都能驱动所有类型的通道:局部通道,行通道,列通道,LUT 链,寄存器链和直连通道(DirectLink),见图 2-6。 图 2-6 MAX II LE Tel: 86-10-51665062 Page 17 Northgreen Electronics Technology Co., Ltd. 每个 LE 的可编程寄存器都可被设置成 D,T,JK 和 SR 寄存器。每个寄存器都有数据、时钟、时钟使能、清零和异步装入/ 预置这些输入端口。通常会将 I/O 管脚或驱动寄存器的时钟和清零控制信号作为全局信号。一般情况下,全局信号要么是 I/O 管脚,要么是 LE 产生的时钟使能、预置、异步装入和异步数据。异步装入数据来自 LE 的 data3 输入端。为了组合逻辑需 要,LUT 输出时旁路了其寄存器,直接输出到 LE 的输出端。 每个 LE 有三个用于驱动本地、行和列路由资源的输出端。它的 LUT 或者寄存器都可以独立地驱动这三个输出端口。其中 两个输出端用于驱动列或行的路由通道,以及驱动直连通道,另一个输出端用于驱动本地通道资源。这就允许查找表驱动一 个输出端口的同时寄存器驱动另一个输出端口。因为器件的寄存器和查找表可以同时进行无关的工作,这种称为寄存器封装 的特性改善了器件的使用性能。另一个特别的封装模式是允许寄存器的输出反馈给相同 LAB 的查找表 LUT,由它自己至寄 存器的扇出构成了寄存器封装。这种用于其他机器的特性改善了适应性能。LE 还可以驱动已注册和未注册的 LUT。 LUT 链和寄存器链 除了上述三个常规的路由输出外,LE 还有一个查找表链输出和一个寄存器链输出。LUT 链通道允许同一个 LAB 中的查找 表 LUT 级联起来,以形成宽输出功能。寄存器链输出则允许同一个 LAB 中的寄存器级联起来。寄存器链功能实现了使用一 个 LAB 中的 LUT 构成一个单独的组合逻辑,而此时的诸寄存器则可以用作与前者无关的移位寄存器。这些资源使得 LAB 之间的连接通道得以加速,节约了本地通道资源。关于查找表链和寄存器链的更多资讯可参考《多路互联》章节。 addnsub 信号 通过对 LE 中既能执行加法也能执行减法的动态加/减特性的使用,节约了逻辑资源。它是由 LAB 局部控制信号中的 addnsub 信号控制。addnsub 信号将 LAB 设置成 A+B 或者 A-B。LUT 仅执行加法运算,减法运算时是将减数的补码相加。通过将 LAB 的 B 位反相并将进位位设置为 1(最低有效位 LSB+1),完成补码转换。加法器或减法器的最低有效位 LSB 必须放置 在 LAB 的第一个 LE 中,这样 LAB 局部控制信号 addnsub 则会自动地设置进位位为 1。当使用加法/减法定制功能时,Quartus II 的编译器会布置和使用加法和减法特性。 LE 操作模式 MAX II 的 LE 具有下列之一的操作模式: ■ “正常模式” ■ “动态算术模式” 每个模式使用的 LE 资源不同。LE 的 8 个有效输入,来自 LAB 局部通道的 4 个数据输入,来自前级 LE 的进位输入 0 信号 (carry-in0)和进位输入 1 信号(carry-in1),来自前级 LAB 进位链的 LAB 进位输入信号(carry-in),以及寄存器链通道, 它们形成不同的功能,以完成指定的逻辑任务。LAB 局部信号为寄存器提供时钟、异步清零、异步预置/装入、同步清零、 同步装入和时钟使能这些控制信号。这些 LAB 局部信号在所有的 LE 模式中都有效。addnsub 控制信号只在算术模式中有效。 Quartus II 软件协同参数定制功能(例如定制参数模块库 LPM),为通常的逻辑功能自动地选择最合适的模式,例如计数器、 加法器、减法器和算术函数。 正常模式 正常模式适合普通的逻辑应用和组合逻辑。在正常模式中,来自 LAB 局部通道的四个数据输入通往一个四输入的查找 表(见图 2-7)。Quartus II 编译器自动选择进位输入或 data3 信号作为 LUT 的输入之一。每个 LE 都能可以使用 LUT 链直接驱动其 LAB 中的下一级 LE。用于寄存器的异步装入数据来自 LE 的 data3。正常模式中的诸寄存器支持寄存器 封装。 Tel: 86-10-51665062 Page 18 图 2-7 正常模式中的 LE Northgreen Electronics Technology Co., Ltd. 注释: (1) 正常模式下,如果该 LE 在一个加法器或减法器的终端,这个信号才被允许。 动态算术模式 动态算术模式是用于执行加法、计数、累加、广域函数和比较器这些运算的方式。动态算术运算模式中的一个 LE 使 用 4 个 2 输入查找表配置成加法器或减法器。前 2 个 2 输入查找表根据进位输入 1 和进位输入 0 计算 2 个和,剩余的 2 个查找表为进位选择电路的两个进位链提供进位信号。如图 2-8 所示,其 LAB 进位信号既可以选择 carry_in0,也可 以选择 carry_in1。所选择进位链的逻辑值,决定了是哪个并行数据作为组合输出或是寄存器输出。例如:执行加法时 有两种输出结果: data1 + data2 + carry_in0 或者 data1 + data2 + carry_in1 后 2 个查找表使用 data1 和 data2 信号产生进位输出信号,一个用于进位 1 而另一个用于进位 0。carry_in0 作为 carry_out0 的进位选择,而 carry_in1 作为 carry_out1 的进位选择。算术模式中的 LE 可以驱动已注册和未注册的 LUT。 动态算术模式也提供时钟使能、计数使能、同步上传/下传控制、同步清零、同步装入和动态加法/减法选项。其 LAB 局部通道的数据输入端口产生计数使能和同步上传/下传控制信号。同步清零和同步装入是 LAB 局部控制信号,这些 信号作用到该 LAB 中所有的寄存器。Quartus II 软件会自动地将未使用的寄存器放置到其他 LAB 中。addnsub 信号(LAB 局部信号)控制 LE 作为加法器或是减法器。 Tel: 86-10-51665062 Page 19 图 2-8 动态算术模式中的 LE Northgreen Electronics Technology Co., Ltd. 注释: (1) addnsub 信号仅绑定到进位链的首个 LE 的进位输入端。 进位选择链 在动态算术模式中,进位选择链提供了在 LE 之间进行快速进位选择的能力。进位选择链使用了冗余的进位参与计算 以增加进位操作的速度。LE 被设置成计算输出以配合进位输入 0 和进位输入 1 的并行操作。carry_in0 和 carry_in1 信 号通过并行进位链从低位向高位进位,同时输出到查找表 LUT 和进位链的下一级。进位选择链可以起始于 LAB 中任 何一个 LE。 进位选择链的速度优势体现在进位链的并行预处理上。由于进位输入的选择而形成的进位链预处理能力,因此避免了 任何临界路径。目前只有位于 LAB 进位输入之间(产生于 LE5 和 LE10)的传输延迟才构成临界路径。上述特性使得 MAX II 架构得以高速地执行计数、加法、乘法、奇偶函数和任意宽度数比较这些运算。 图 2-9 显示了一个 LAB 中的 10 位全加器的进位选择电路。其 LUT 的一部分计算输入信号与合适的进位输入信号之和, 并路由到 LE 的输出端。对应简单的加法和累计运算,可将寄存器旁路。LUT 的其余部分产生进位输出信号。LAB 局 部的进位输入位决定了是哪一个链将用于给定输入的加法。由各个链的输入信号 carry_in0 和 carry_in1 产生了进位输出 信号,该信号被转发到下一级的高位。进位输出信号的路由终端,是一个驱动局部、行或列通道的 LE。 Tel: 86-10-51665062 Page 20 图 2-9 进位选择链 Northgreen Electronics Technology Co., Ltd. Quartus II 软件在设计过程中自动地创建进位链逻辑,也可以通过设计时的输入人工地创建它。参数定制功能(例如 LPM)自动地产生最适合的进位链。Quartus II 软件自动地将同一 LAB 行中的 LAB 连接成长度超过 10 个 LE 的进位链。 一个进位链能够水平的扩展到整个 LAB 行,但不能扩展到第 2 个 LAB 行。 清零和预置的逻辑控制 LAB 局部控制信号提供对寄存器清零和预置的控制逻辑。LE 直接支持异步清零和异步预置。寄存器的预置通过异步 装入一个逻辑高电平来完成。MAX II 器件支持同时进行预置(异步装入)和异步清零。如果两个信号同时产生,则异 步清零信号优先。每个 LAB 支持最多两个清零信号和一个预置信号。 除了上述的清零和预置端口,MAX II 器件还提供了一个全芯片有效的复位管脚(reset,DEV_CLRn),用于复位器件 中的所有寄存器。使用 Quartus II 软件编辑前有一个选项,可对这个管脚进行处理。这个全芯片有效的复位信号 reset 将覆盖所有的控制信号,并使用它自己专用的路由资源(也就是说,四个全局资源它一个也不用)。在器件上电和上电 Tel: 86-10-51665062 Page 21 Northgreen Electronics Technology Co., Ltd. 之后的一段时间内,驱动该信号为低电平,以防止用户模式的设计中对清零信号的不当释放(当清零信号被释放的时 候器件刚好在上电)。如果没有使用这个全芯片范围有效的 reset 功能,该 DEV_CLRn 管脚则作为普通的 I/O 管脚。 默认情况下,MAX II 器件中的所有寄存器在上电时被设置成低电平,但通过使用 Quartus II 软件,也可以将一些特别 寄存器的上电状态设置为高电平。 多路互联 在 MAX II 架构中,LE、UFM 和器件 I/O 管脚之间的联系是由多路互联(MultiTrack Interconnect)结构提供的。多路互联由 连续的性能优化的路由线路组成,这些线路实现了设计框图之间或框图内部的联通。Quartus II 编译器自动地将关键设计路 径放置到更快的内部通道中,以改善设计的性能。 多路互联由间距固定的行、列通道组成。具有固定长度资源的任何器件,其路由结构是可评估的,并能以短延迟替代长延迟, 而后者对应全局的或长的线路。专用的行通道路由信号,在同一行的 LAB 之间传递。这些行资源包括: ■ 位于 LAB 之间的直连通道 ■ 穿越 4 个 LAB 至左边或右边的 R4 通道 直连通道结构允许一个 LAB 驱动其左侧和右侧相邻的局部通道。直连通道提供了相邻 LAB 之间的快速通信、以及在没有使 用行通道资源的块之间的快速通信。 R4 通道跨越 4 个 LAB,作为 4-LAB 区内部的快速通道。每个 LAB 都自有 R4 通道的子集,它连接到左侧或右侧的线路。 图 2-10 显示了一个 LAB 的 R4 通道。R4 通道能够驱动行 IOE,或被行 IOE 驱动。作为 LAB 的界面,一个主 LAB,或者一 组横向相邻的 LAB,都可以驱动一个给定的 R4 通道。主 LAB 或其右侧 LAB 可以驱动右侧 R4 通道,主 LAB 或其左侧的 LAB 可以驱动左侧 R4 通道。R4 通道可以驱动其它的 R4 通道,以扩展 LAB 的范围。R4 通道也可以驱动 C4 通道,以用于 行与行之间的联系。 Tel: 86-10-51665062 Page 22 图 2-10 R4 通道连线 Northgreen Electronics Technology Co., Ltd. 注释: (1) C4 通道可以驱动 R4 通道。 (2) 这个模式在 LAB 行中重复出现。 列通道的工作与行通道类似,每个 LAB 列由专用的列通道维持。这些列通道中的垂直路由信号,来自不同 LAB,或者来自 不同行和列的 IOE。这些列资源包括: ■ 位于 LAB 内部的 LUT 链通道 ■ 位于 LAB 内部的寄存器链通道 ■ 纵向跨越 4 个 LAB 的 C4 通道 MAX II 的 LAB 中具有一个增强型的通道结构,通过使用 LUT 链通道和寄存器链通道,可以使 LE 输出输入之间的通信更 快。LUT 链通道可将一个 LE 的组合输出直接连接到其正下方的 LE,构成快速输入,旁路了局部通道。同一 LAB 中从 LE1 到 LE10 构成宽扇入逻辑时,这些资源则可以为其构成高速连接。寄存器链通道允许一个 LE 的寄存器输出直接连接到其 LAB 中下一个 LE 寄存器的输入,形成快速移位寄存器。Quartus II 编译器自动地使用这些优势资源,以改善性能。图 2-11 显示 了 LUT 链和寄存器链通道。 Tel: 86-10-51665062 Page 23 图 2-11 LUT 链和寄存器链通道 Northgreen Electronics Technology Co., Ltd. 源于 LAB 的 C4 通道,跨越 4 个垂直相连的 LAB。每个 LAB 自有一个 C4 的子集,用于连接其上或其下的 LAB。图 2-12 显示了在一个列中某 LAB 的 C4 通道。C4 通道能够驱动列和行 IOE,也能被之驱动。作为 LAB 通道,主 LAB 或者与它纵 向相邻的 LAB,能够驱动指定的 C4 通道。与用于列与列之间的连接的行通道一样,C4 通道能够互相驱动,得以拓展它们 的范围。 Tel: 86-10-51665062 Page 24 图 2-12 C4 通道连线(1) Northgreen Electronics Technology Co., Ltd. 注释: (1) 每个 C4 通道都能够驱动其上或其下的四行。 UFM 区(用户 Flash 存储区)与逻辑阵列的通信类似于 LAB 之间的接口,UFM 区连接至行和列通道,并具有一个由行和列 通道驱动的局部通道区。它与相邻 LAB 之间还有一个使用直连通道建立的快速通道。关于 UFM 与逻辑阵列接口的更多信 息,参考《用户 Flash 存储区》。 Tel: 86-10-51665062 Page 25 Northgreen Electronics Technology Co., Ltd. 表 2-2 MAX II 器件的路由表 目标 源 LUT 寄存器 局部 直连 R4 C4 UFM 列 行 快速 链 链 (1) (1) (1) (1) LE 块 IOE IOE I/O(1) LUT 链 — — — — — — 寄存器 — — — — — — 链 — — — — — — — — 局部通 — — — — — — — 道 直连通 — — 道 — — — — — — — — R4 通道 — — — — — — — — C4 通道 — — — — — — — — LE — — UFM 区 — — — — — — — 列 IOE — — — — — 行 IOE — — — — — — — — — — — — — 注释: (1) 这些都是通道 全局信号 每个 MAX II 器件都有 4 个双用途的时钟管脚(GCLK[3..0],2 个在左边,2 个在右边),它们连接全局时钟网络以提供时钟 信号,如图 2-13 所示。这四个管脚如果没有用于驱动全局时钟网络,则可以作为普通 I/O 管脚使用。 全局时钟网络中的 4 个全局时钟线遍布整个器件。全局时钟网络能够为器件中的所有资源提供时钟,包括 LE、LAB 局部通 道、IOE 以及 UFM 区。全局时钟线也可以用做全局控制信号,例如同步使能、同步和异步清零、预置、输出使能、或协议 控制信号(如用于 PCI 的 TRDY 和 IRDY)。内部逻辑也可以驱动该全局时钟网络,用于内部产生时钟和控制信号。图 2-13 显示了可用于驱动全局时钟网络的各种信号源。 图 2-13 全局时钟的产生 注解: (1) 任何 I/O 管脚都可以通过多路互联的路由而成为一个全局时钟信号源,此时等同于逻辑阵列产生的全局时钟信号。 全局时钟网络驱动作为独立 LAB 列信号的 LAB 列时钟 clock[3..0],它们从顶部至底部贯穿整个器件的 LAB 列。LAB 列中 未使用的全局时钟和控制信号在 LAB 的列时钟缓冲区中被关闭,如图 2-14 所示。LAB 列时钟信号 clocks[3..0]多路复用时, 构成 2 个 LAB 时钟信号和一个 LAB 清零信号。发自全局时钟网络的其它控制信号,路由至 LAB 局部通道。更多资讯参考 《LAB 控制信号》一节。 Tel: 86-10-51665062 Page 26 图 2-14 全局时钟网络 Northgreen Electronics Technology Co., Ltd. 注解: (1) 位于 I/O 区块中的 LAB 列时钟信号 clocks 提供高扇出的输出使能信号。 (2) LAB 列时钟连接到 UFM 区。 用户 Flash 存储区 MAX II 器件单独提供了一个称为 UFM(User Flash Memory)的用户 Flash 存储区,可以像串行 EEPROM 器件那样使用它, 用于存储非挥发性的信息,其容量可达到 8192 比特。UFM 区通过多路互联通道连接到逻辑阵列,允许任意 LE 与 UFM 区 相连接。图 2-15 展示了 UFM 区和接口信号。用逻辑阵列创建定制逻辑接口或协议逻辑接口,将 UFM 区的数据从器件中输 出。UFM 区具有下列特性: ■ 最高 16 位宽度和最大 8192 比特容量的非挥发性存储器 ■ 两个可用于分区擦除的扇区 ■ 可选逻辑阵列构成的内部振荡器 ■ 编程、擦除和忙信号 ■ 地址自动递增 ■ 与可编程逻辑阵列相连的串行接口 Tel: 86-10-51665062 Page 27 图 2-15 UFM 区和接口信号 Northgreen Electronics Technology Co., Ltd. UFM 存储器 每个器件的 UFM 区都能存储最多 8192 比特的数据。表 2-3 显示 UMF 区的数据容量、扇区和地址长度。 表 2-3 UMF 阵列数据 器件 总位数 EPM240 EPM570 EPM1270 EPM2210 8192 扇区数 2 (4096 位/扇区) 地址位数 9 数据宽度 16 9 比特的地址映射了从 000h 到 1ffh 共 512 个存储位。扇区 0 的地址空间是 000h 到 0ffh,扇区 1 的地址空间是 100h 到 1ffh。 数据宽度最多可到 16 位。Quartus II 软件自动地创建具有最小最合适读写数据宽度的逻辑。擦除 UFM 时调用独立的扇区擦 除操作(这就是说,如果要擦除全部 UFM,则需要执行扇区 0 的一次擦除和扇区 1 的一次擦除)。由于编程或写操作前需要 进行擦除,因此有两个擦除使能信号,它们分别使能各自的扇区,以保证当一个扇区在用新数据写入操作结束前,另一个扇 区保持不变。 内部振荡器 如图 2-15 所示,UFM 区的专用电路包括一个振荡器。专用电路使用这个内部振荡器以进行读写操作。振荡器的 4 分频输出 供给 UFM 区,作为其逻辑接口的时钟源,或者作为普通逻辑的时钟信号。振荡器的典型频率范围为 3.3 至 5.5MHz,频率的 精确调整是不可编程的。 Tel: 86-10-51665062 Page 28 Northgreen Electronics Technology Co., Ltd. 编程、擦除和忙信号 只要 PROGRAM(写)或者 ERASE(擦除)信号线被预置,UFM 专用电路将在内部自动执行所需的写和擦除算法。 PROGRAM 信号或者 ERASE 信号必须保持有效直到忙信号 BUSY 被拉高,而忙信号拉高表示 UFM 内部的写和擦除操 作已经结束。UFM 也支持使用 JTAG 作为接口进行读写。 UFM 写和擦除更多的资讯,参考《MAX II 器件手册》中《MAX II 器件中的用户 Flash 存储器》。 地址自动递增 UFM 支持标准的读操作和流式读操作。流式读操作时,其地址可以自动递增。将 ARSHIFT 信号拉高后,ARCLK 提供的时 钟将用作地址寄存器数值的增量信号,用于从 UFM 中连续地读取数据。 串行接口 UFM 支持使用串行地址和数据的串行接口。UFM 内部移位寄存器的地址和数据总线宽度分别是 9 比特和 16 比特。并行的 地址和数据连接到 UFM 时,Quartus II 软件会自动地为其在 LE 中生成接口逻辑。其他一些标准的协议接口(如 SPI),Quartus II 软件也会自动地为其在 LE 中生成接口逻辑。 关于 UFM 接口信号和 Quartus II 中基于 LE 的交换接口,参考《MAX II 器件手册》中《MAX II 器件中的用户 Flash 存储器》。 UFM 区和逻辑阵列接口 UFM 是 CFM(配置 Flash 存储器)存储器区中一小部分,如图 2-1 和图 2-2 所示。EPM240 的 UFM 区位于器件的左侧,邻 近最左边的 LAB 列。EPM570、EPM1270 和 EPM2210 的 UFM 区则位于器件的左下方。UFM 的输入和输出信号可与所有类 型的通道对接(发往/来自邻近 LAB 行的 R4 通道、C4 通道和直连通道)。UFM 信号也可以由全局时钟信号驱动 GCLK[3..0]。 图 2-16 显示了 EPM240 的接口区,图 2-17 显示了 EPM570、EPM1270 和 EPM2210 的接口区。 图 2-16 EPM240 中 UFM 区与 LAB 行的接口 Tel: 86-10-51665062 Page 29 Northgreen Electronics Technology Co., Ltd. 注释: (1) UFM 区的输入和输出端可以接受或发往任何类型通道,不仅仅是邻近 LAB 行的直连通道。 图 2-17 EPM570、EPM1270 和 EPM2210 与 LAB 行的接口 多电压核 MAX II 架构支持一种称为多电压核的性能,它允许 MAX II 器件使用多种 VCC 电压等级,为其内核电压 VCCINT 供电。一个 内部线性电压调节器为器件提供 1.8V 的内部电压。该电压调节器支持 3.3V 或 2.5V 的输入电压,输出 1.8V 的内部电压供给 器件,如图 2-18 所示。当输入电压小于 2.5V 或大于 3.3V 时,电压调节器不能保证正常工作。 MAX IIG 和 MAX IIZ 器件使用 1.8V 外部电压,1.8V 的 VCC 外部电压直接给内核供电。 图 2-18 MAX II 器件的多电压核性能 Tel: 86-10-51665062 Page 30 I/O 架构 输入输出单元 IOE 支持许多功能,包括: ■ LVTTL 和 LVCMOS 的 I/O 标准 ■ 遵从 3.3V,32 比特,66MHz 的 PCI 标准 ■ 支持边界扫描 BST 的 JTAG 标准 ■ 输出接口的驱动电流强度可编程 ■ 上电和在线编程时的弱上拉电阻 ■ 电平转换速度控制 ■ 具有输出使能控制信号的三态缓冲器 ■ 总线保持电路 ■ 用户模式下可编程的上拉电阻 ■ 每个管脚都有唯一的输出使能控制 ■ 漏极开路输出 ■ 斯密特触发器输入 ■ 快速 I/O 通道 ■ 可编程的输入延迟 Northgreen Electronics Technology Co., Ltd. MAX II 器件的 IOE 中包含有一个双向缓冲器。图 2-19 显示了 MAX II 的 I/O 架构。邻近 LAB 的寄存器能够驱动 IOE 的双 向缓冲器,也能被它驱动。Quartus II 软件自动地将相邻 LAB 中的寄存器连接到快速 I/O 通道,以实现最快的时钟输出时序 和输出使能时序。对于输入,Quartus II 软件能自动路由,使其具有零保持时间。也可以在 Quartus II 中进行时序设置,以完 成指定的 I/O 时序。 快速 I/O 通道 I/O 区中,连接相邻 LAB 与 IOE 的快速 I/O 通道,是专用电路,它具有更快的时钟输出延迟和 tPD 传播延迟。这个通道只用 于数据输出,而不是输出使能和输入。图 2-20、图 2-21 和图 2-22 描述了这个快速 I/O 通道。 图 2-20 MAX II 的 IOE 架构 Tel: 86-10-51665062 Page 31 注释: (1) 仅 EPM1270 和 EPM2210 有效 Northgreen Electronics Technology Co., Ltd. I/O 区块 IOE 位于 I/O 区块中,而 I/O 区块则环绕着 MAX II 器件的外围。行 I/O 区块最多有 7 个 IOE,列 I/O 区块最多有 4 个 IOE。 每个行和列 I/O 区块与它邻近的 LAB 和多路互联通道相连接,将信号分布到器件中。行 I/O 区块能驱动行、列和直连通道, 列 I/O 区块只能驱动列通道。图 2-20 展示了一个行 I/O 区块是如何连接到逻辑阵列的。 图 2-20 行 I/O 区块与通道的连接(注释 1) 注释: (1) 行 I/O 区块中 7 个 IOE 中的任何一个,都有一个 data_out 或者 fast_out 输出端、一个 OE 输出端和一个 data_in 输入端。 Tel: 86-10-51665062 Page 32 图 2-21 显示一个列 I/O 区块是如何与逻辑阵列连接的 图 2-21 列 I/O 区块与通道的连接 Northgreen Electronics Technology Co., Ltd. 注释: (1) 列 I/O 区块中 4 个 IOE 中的任何一个,都有一个 data_out 或者 fast_out 输出端、一个 OE 输出端和一个 data_in 输入端。 I/O 标准和 I/O Bank MAX II 器件的 IOE 支持下列 I/O 标准: ■ 3.3V LVTTL/LVCMOS ■ 2.5V LVTTL/LVCMOS ■ 1.8V LVTTL/LVCMOS ■ 1.5V LVCMOS ■ 3.3V PCI 表 2-4 描述了 MAX II 器件支持的 I/O 标准 Tel: 86-10-51665062 Page 33 表 2-4 MAX II I/O 标准 I/O 标准 类型 输出电压 (VCCIO)(V) 3.3V LVTTL/LVCMOS 单端 3.3 2.5V LVTTL/LVCMOS 单端 2.5 1.8V LVTTL/LVCMOS 单端 1.8 1.5V LVCMOS 单端 1.5 3.3V PCI (1) 单端 3.3 注释: (1) EPM1270 和 EPM2210 的 Bank3 提供对 3.3VPCI I/O 标准的支持。 Northgreen Electronics Technology Co., Ltd. EPM240 和 EPM570 支持 2 个 Bank,如图 2-22 所示。每一个 Bank 都支持所有的 LVTTL 和 LVCMOS 标准,如表 2-4 所示。 这两个器件以及它们的 Bank 不支持 PCI 端口标准。 图 2-22 EPM240 和 EPM570 的 I/O Bank (1)(2) 注释: (1) 图 2-22 是其芯片的顶部视图 (2) 图 2-22 仅作为一个图示,管脚的精确定位参照管脚列表和 Quartus II 软件。 EPM1270 和 EPM2210 支持 4 个 I/O Bank,如图 2-23 所示。每个 Bank 都支持所有的 LVTTL 和 LVCMOS 标准,如表 2-4 所 示。Bank3 支持 PCI 的 I/O 标准。Bank3 支持在输入中使用 PCI 嵌位二极管,输出遵从 PCI。因此,若要设计 PCI I/O 管脚, 则必须使用 Bank3。使用 Quartus II 软件时,如果分配了 PCI I/O 端口,软件将自动地将这些 I/O 端口放置到 Bank3 中。 Tel: 86-10-51665062 Page 34 图 2-23 EPM1270 和 EPM2210 的 I/O Bank (1)(2) Northgreen Electronics Technology Co., Ltd. 注解: (1) 图 2-23 是其芯片的顶部视图。 (2) 图 2-23 仅作为一个图示,管脚的精确定位管脚列表和 Quartus II 软件。 每个 Bank 都有其专用的 VCCIO 管脚,它加载的电压数值决定了该 Bank 所支持的电压标准。单一器件上可以支持 1.5V、1.8V、 2.5V 和 3.3V 这些接口电平标准。每个 Bank 都可以有不同的接口电平标准。每个 I/O Bank 通过改变 VCCIO,都能支持多种电 压等级以用于输入和输出。例如,当 VCCIO 是 3.3V 时(Bank3 的 VCCIO 管脚,译者注),Bank3 可以支持 LVTTL,LVCMOS 和 3.3VPCI 标准。VCCIO 同时向 MAX II 器件的输入和输出缓冲器供电。 PCI 标准 MAX II 的 EPM1270 和 EPM2210 器件在作为 PCI 应用的时候,遵从《PCI 局部总线说明书 2.2 版》中所有的 3.3V 电气规范。 这两个器件也足够大到支持 PCI 的 IP 核(知识产权 Intellectual Property)。表 2-5 列出了对应 PCI 时序的 MAX II 器件的速度 等级。 表 2-5 支持 3.3VPCI 电气规范以及符合 PCI 时序的 MAX II 器件的速度等级 器件 33MHz PCI 66MHz PCI EPM1270 所有速度等级 —3 速度等级 EPM2210 所有速度等级 —3 速度等级 斯密特触发器 MAX II 器件每个 I/O 管脚的输入缓冲器中,都有一个可选用的斯密特触发器,它可用于 3.3V 或 2.5V 的电平标准。斯密特 触发器使输入缓冲器响应一个慢边沿的输入,产生一个快边沿的输出。重要的是,斯密特触发器使输入缓冲器产生滞后,阻 止了输入信号中的那些具有低速上升沿的噪声,而这些噪声来自输入信号的反射和震荡,并通往逻辑阵列。这就提高了 MAX II 器件输入端的噪声容差,但增加了一点延迟(还在正常范围)。 Tel: 86-10-51665062 Page 35 Northgreen Electronics Technology Co., Ltd. JTAG 输入管脚(TMS, TCK 和 TDI)有带斯密特触发器的缓冲器,并一直保持使能。 在所有 I/O 电平标准情况下,当 TCK 信号低电平时间超过 200ns,它就容易产生脉冲毛刺。 输出使能信号 所有的 MAX II IOE 都提供输出使能信号,以用于三态门控制。输出使能信号可以来自全局时钟信号 GCLK[3..0]或者来自 多路互联通道。多路互联通道路由这些输出使能信号,并为每一个输出管脚或双向管脚提供唯一的输出使能。 MAX II 器件还提供了一个全芯片范围有效的输出使能管脚(DEV_OE), 为设计中的所有输出管脚提供输出使能,Quartus II 软件编辑前的一个选项,可以设置这个管脚。这个全芯片有效的输出使能信号使用它自己的路由资源,而不占用任何全局资 源(有四个全局资源)。如果这个选项被选中,当 DEV_OE 有效时,芯片中所有输出管脚将是正常状态,当 DEV_OE 无效时, 芯片中所有的输出管脚则呈现三态;如果这个选项不选,DEV_OE 管脚被屏蔽,或者用作 I/O 管脚。 输出管脚驱动电流可编程 MAX II 器件 I/O 管脚的输出缓存器有两个级别的驱动电流可选,以适应不同的 LVTTL 或 LVCMOS 的 I/O 标准。可编程驱 动电流这一功能为高性能的 I/O 设计提供了减少系统噪声的措施。虽然电平转换速率控制器和可编程驱动电流是相互独立的 系统,但如果用低强度的驱动电流提供给电平转换速率控制器,则可以减少系统噪声和信号过冲,这就附加了一个与转换速 率控制相关联的功能。表 2-6 展示了可编程驱动电流应用于 I/O 标准的各种可能设置。Quartus II 软件用最大电流强度作为默 认设置。PCI I/O 标准总是设置在 20mA(无交换设置)。 表 2-6 可编程驱动电流 I/O 标准 IOH/IOL 电流强度设置(mA) 3.3-V LVTTL 16 8 3.3-V LVCMOS 8 4 2.5-V LVTTL/LVCMOS 14 7 1.8-V LVTTL/LVCMOS 6 3 1.5-V LVCMOS 4 2 注释: (1) 所显示的 IOH 电流值对应的条件是:VOUT = 最小 VOH,这里最小 VOH 由 I/O 标准指定。所显示的 IOL 电流值对应的条件是:VOUT = 最大 VOL,这 里最大 VOL 由 I/O 标准指定。对于 2.5-V LVTTL/LVCMOS,IOH 的条件是 VOUT = 1.7 V,IOL 的条件是 VOUT = 0.7 V。 转换速率控制 MAX II 器件中所有 I/O 管脚的输出缓冲器中,都有一个可编程的输出转换速率控制器,它可配置应用于低噪声或者高速系 统。能产生高速传输的快速率转换可用于高性能的系统,但这种高速传输却可能将瞬态噪声引入系统。慢速率转换减少了噪 声,但却会在输出中增加上升沿和下降沿的延迟。当低速转换被使能时,低电压标准(例如,1.8-V LVTTL)会产生更大的 输出延迟。每一个 I/O 管脚都有一个独立的转换速率控制器,允许设计者为该管脚指定转换速率。转换速率控制器既会影响 到上升沿,也会影响到下降沿。 Tel: 86-10-51665062 Page 36 Northgreen Electronics Technology Co., Ltd. 漏极开路输出 MAX II 器件为每个 I/O 管脚提供一个漏极开路输出(相当于集电极开路)。漏极开路输出使器件能够提供系统级的控制信号, 它是由多个器件共同生效的(例如中断信号和写使能信号)。这个输出也可用于一个附加的线或平面。 可编程的接地管脚 MAX II 器件中每一个未使用的管脚都可以用作接地管脚。可编程接地管脚这一功能并不要求使用器件中相关的 LE。在 Quartus II 软件中,可以通过全局默认设置或者单独设置,将未使用管脚接地。未使用管脚还有一个初始化的选项,可将其 设置为三态输入。 总线保持 所有 MAX II 器件的 I/O 管脚都有一个可选的总线保持功能。总线保持电路能够将信号的最后状态保持在它的管脚上。当总 线是三态时,因为它保持管脚的最后状态,直到下一个信号出现,所以不需要用上拉和下拉电阻保持信号电平。 总线保持电路还将无驱动管脚上拉,使其离开输入阀值电压,否则该导致高频开关效应。总线保持不会输出超过 VCCIO 的电 压,以防止过驱动。如果使能了总线保持功能,该器件就不能使用可编程上拉选项。 总线保持电路使用一个电阻上拉信号电平至其最后状态。《MAX II 器件手册》中《直流和开关特性》给出了各种 VCCIO 电压 等级情况下通过这个上拉电阻的支持电流,以及用于识别下一个电压等级的过驱动电流。 总线保持电路仅在器件完全初始化以后才生效。总线保持电路在进入用户模式的瞬间,捕获管脚上的电压。 可编程上拉电阻 在用户模式下,所有 MAX II 器件的 I/O 管脚都有一个可选的可编程上拉电阻。如果设计者使能了一个管脚的这个功能,上 拉电阻将输出保持,其值等于该输出管脚所在 Bank 的 VCCIO 电压等级。 对于某 I/O 管脚,可编程上拉电阻功能和总线保持功能不能同时使用。 可编程输入延迟 MAX II 的 IOE 具有可编程输入延迟功能,它被用于零保持时序。一个由管脚直接连接至寄存器的路径,若其路由较短,则 可能需要一个延迟以满足零保持时序;若其路由较长或者通过了组合逻辑,则可能不需要延迟。Quartus II 软件在需要时使 用这个延迟,以实现零保持时序。 多电压 I/O 接口 MAX II 架构提供多电压 I/O 接口功能,所有封装的 MAX II 器件都可以与不同电源电压的系统对接。器件的 VCC 管脚有若 干个子集:其中一个子集(VCCINT)用于内部操作;另有最多 4 个子集(VCCIO)用于输入缓冲器和 I/O 输出缓冲器。VCCIO 子集的数量取决于器件中有效的 I/O Bank 的数量,每一个 VCCIO 子集只为一个 I/O Bank 供电。EPM240 和 EPM570 各有 2 个 I/O Bank,EPM1270 和 EPM2210 则各有 4 个 I/O Bank。 根据输出需要,VCCIO 管脚可以连接到 1.5V,1.8V,2.5V 或 3.3V 电源上。输出电平与相同电源电压的系统兼容(这就是 说,如 VCCIO 连接到 1.5V 电源,输出电平则与 1.5V 系统兼容)。当 VCCIO 管脚连接到 3.3V 电源,输出高电平则是 3.3V, 并且与 3.3V 或 5V 系统兼容。表 2-7 概括了 MAX II 的多电压 I/O 支持。 Tel: 86-10-51665062 Page 37 Northgreen Electronics Technology Co., Ltd. 表 2-7 MAX II 的多电压支持(1) VCCIO 输入信号 输出信号 (V) 1.5V 1.8V 2.5V 3.3V 5V 1.5V 1.8V 2.5V 3.3V 5V 1.5 — — — — — 1.8 2.5 — — 3.3 — — 注释: (4) — — (5) (2) (3) (6) — — (3) — (6) (6) — — (7) (1) 若输入信号的高电平大于 VCCIO 小于 4.0V,并且有过冲,则要屏蔽 I/O 嵌入二极管。若输入信号是 5V,则要使能 I/O 嵌位二极管,以防止来 自上升沿的 VI 超过 4.0V。 (2) 若 VCCIO=1.8V,MAX II 器件可以驱动一个具有 1.8V 输入容差的 1.5V 器件。 (3) 若 VCCIO=2.5V,MAX II 器件可以驱动一个具有 2.5V 输入容差的 1.5V 或 1.8V 器件。 (4) 若 VCCIO=3.3V 并有一个 2.5V 的信号进入输入管脚,VCCIO 的电流将略微大于期望值。 (5) 通过使用一个外部电阻,以及在 EPM1270 和 EPM2210 中使用内部 I/O 嵌位二极管,MAX II 器件可具有 5V 输入容差。 (6) 若 VCCIO=3.3V,MAX II 器件可以驱动一个具有 3.3V 输入容差的 1.5V、1.8V 或 2.5V 器件。 (7) 若 VCCIO=3.3V,MAX II 器件可以驱动一个具有 5V TTL 输入(不是 5V CMOS 输入)的器件。在 5V CMOS 的情况下,使用内部 I/O 嵌位二 极管的开漏电路要打开(仅 EPM1270 和 EPM2210),还需要一个外部电阻。 关于输出管脚的拉电流和灌电流指南,参考《AN428:MAX II CPLD 设计指南》 引用文档 本章引用了下列文档: ■ 《AN428:MAX II CPLD 设计指南》 ■ 《MAX II 器件手册》中《直流和开关特性》 ■ 《MAX II 器件手册》中《MAX II 器件的热插拔和上电复位》 ■ 《MAX II 器件手册》中《MAX II 器件用户 Flash 存储器的使用》 译文中的专业术语 本章译文中使用了如下专业术语: ■ 逻辑阵列块:Logic Array Blocks (LAB) ■ 用户 Flash 存储器(UFM 区):User Flash Memory (UFM)block ■ 多电压:MultiVolt ■ 通道:Interconnect ■ 直连通道:DirectLink Connection ■ 多路互联(通道):MultiTrack Interconnect ■ 配置 Flash 存储器(CFM 区):configuration flash memory (CFM) block ■ 颗粒延迟:granular timing delay ■ 规格数据: Data Sheet ■ 精细线条 BGA:FineLine BGA ■ 微精细线条 BGA(微精线条 BGA):Micro FineLine BGA Tel: 86-10-51665062 Page 38 Northgreen Electronics Technology Co., Ltd. Tel: 86-10-51665062 Page 39

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