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TMS320F28035中文数据手册-2013版

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    标    签:TMS320F28035中文数据手册

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    TMS320F28035中文数据手册-2013版,中文版。

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    TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 Piccolo 微控制器 查询样品: TMS320F28030, TMS320F28031, TMS320F28032, TMS320F28033, TMS320F28034, TMS320F28035 1 TMS320F2803x( Piccolo™) 微控制器 (MCU) 1.1 特性 123 • 亮点 – 高效 32 位中央处理单元 (CPU) ( TMS320C28x™) – 60MHz 器件 – 3.3V 单电源 – 集成型加电和欠压复位 – 两个内部零引脚振荡器 – 多达 45 个复用通用输入输出 (GPIO) 引脚 – 三个 32 位 CPU 定时器 – 片载闪存,SRAM,OTP 内存 – 代码安全模块 – 串行端口外设 (SCI/SPI/I2C/LIN/eCAN) – 增强型控制外设 • 增强型脉宽调制器 (ePWM) • 高分辨率 PWM (HRPWM) • 增强型捕捉 (eCAP) • 个高分辨率输入捕获 (HRCAP) • 增强型正交编码器脉冲 (eQEP) • 模数转换器 (ADC) • 片载温度传感器 • 比较器 – 56 引脚,64 引脚,和 80 引脚 封装 • 高效 32 位中央处理单元 (CPU) ( TMS320C28x™) – 60MHz(16.67ns 周期时间) – 16 x 16 和 32 x 32 介质访问控制 (MAC) 运算 – 16 x 16 双 MAC – 哈佛 (Harvard) 总线架构 – 连动运算 – 快速中断响应和处理 – 统一存储器编程模型 – 高效代码(使用 C/C++ 和汇编语言) • 可编程控制律加速器 (CLA) – 32 位浮点算术加速器 – 独立于主 CPU 之外的代码执行 • 字节序:小端序 • 低器件和系统成本: – 3.3V 单电源 – 无需电源排序 – 集成型加电复位和欠压复位 – 低功率 – 无模拟支持引脚 • 计时: – 两个内部零引脚振荡器 – 片载晶振振荡器/外部时钟输入 – 支持动态锁相环路 (PLL) 比率变化 – 安全装置定时器模块 – 丢失时钟检测电路 • 多达 45 个具有输入滤波功能可单独编程的多路复用 通用输入输出 (GPIO) 引脚 • 可支持所有外设中断的外设中断扩展 (PIE) 模块 • 三个 32 位 CPU 定时器 • 每个 ePWM 模块中的独立 16 位定时器 • 片载存储器 – 闪存,SRAM,OTP,引导 ROM 可用 • 128 位安全密钥/锁 – 保护安全内存块 – 防止固件逆向工程 • 串行端口外设 – 一个 SCI(UART) 模块 – 两个 SPI 模块 – 一个内部集成电路 (I2C) 总线 – 一个本地互连网络 (LIN) 总线 – 一个增强型控制器局域网络 (eCAN) 总线 • 高级仿真特性 – 分析和断点功能 – 借助硬件的实时调试 • 2803x 封装 – 56 引脚 RSH 超小四方扁平(无铅)(VQFN) 封 装 – 64 引脚薄型四方扁平 (TQFP) 封装 – 80 引脚 PN 薄型四方扁平 (LQFP) 封装 1 Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet. Piccolo, TMS320C28x, C28x, TMS320C2000, Code Composer Studio, XDS510, XDS560 are trademarks of Texas 2 Instruments. All other trademarks are the property of their respective owners. 3 UNLESS OTHERWISE NOTED this document contains PRODUCTION DATA information current as of publication date. Products conform to specifications per the terms of Texas Instruments standard warranty. Production processing does not necessarily include testing of all parameters. 版权 © 2009–2012, Texas Instruments Incorporated English Data Sheet: SPRS584 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 1.2 说明 F2803x Piccolo™ 系列微控制器为 C28x™ 内核和控制律加速器 (CLA) 供电,此内核和 CLA 与低引脚数量 器件中的高集成控制外设向耦合。 该系列的代码与以往基于 C28x 的代码相兼容,并且提供了很高的模拟集 成度。 一个内部电压稳压器允许单一电源轨运行。 对 HRPWM 模块实施了改进,以提供双边缘控制 (调频)。 增 设了具有内部 10 位基准的模拟比较器,并可直接对其进行路由以控制 PWM 输出。 ADC 可在 0V 至 3.3V 固定全标度范围内进行转换操作,并支持公制比例 VREFHI / VREFLO 基准。 ADC 接口专门针对低开销/低延迟 进行了优化。 1.3 开始使用 这一部分提供了当为一个 C28x 器件进行首次开发时所采取步骤的简要概括。 有关这些步骤的详细情况,请 参阅: • 《开始使用 TMS320C28x 数字信号控制器》(文献编号SPRAAM0)。 • C2000 开始使用网站 (http://www.ti.com/c2000getstarted) • TMS320F28x MCU 开发和实验者工具 (http://www.ti.com/f28xkits) 2 TMS320F2803x( Piccolo™) 微控制器 (MCU) 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn 1 TMS320F2803x( Piccolo™) 微控制器 (MCU) ....... 1 1.1 特性 .................................................. 1 1.2 说明 .................................................. 2 1.3 开始使用 ............................................. 2 2 简介 ......................................................... 4 2.1 引脚分配 ............................................. 7 2.2 信号说明 ............................................ 11 3 功能概述 .................................................. 19 3.1 方框图 .............................................. 19 3.2 内存映射 ............................................ 20 3.3 简要说明 ............................................ 27 3.4 寄存器映射 ......................................... 36 3.5 器件仿真寄存器 ..................................... 38 3.6 中断 ................................................. 39 3.7 VREG/BOR/POR ................................... 43 3.8 系统控制 ............................................ 45 3.9 低功耗模式块 ....................................... 53 4 外设 ....................................................... 54 4.1 控制律加速器 (CLA) 概述 ........................... 54 4.2 模拟时钟 ............................................ 57 4.3 串行外设接口 (SPI) 模块 ........................... 63 4.4 串行通信接口 (SCI) 模块 ........................... 66 4.5 本地互连网络 (LIN) ................................. 69 4.6 增强型控制器局域网络 (eCAN) 模块 ............... 72 4.7 内部集成电路 (I2C) ................................. 76 4.8 增强型 PWM 模块 (ePWM1/2/3/4/5/6/7) ........... 78 4.9 高分辨率 PWM (HRPWM) .......................... 84 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 4.10 增强型捕捉模块 (eCAP1) ........................... 85 4.11 高分辨率捕捉 (HRCAP) 模块 ....................... 87 4.12 增强型正交编码器脉冲 (eQEP) ..................... 89 4.13 JTAG 端口 .......................................... 91 4.14 GPIO MUX ......................................... 92 5 器件支持 .................................................. 96 5.1 器件和开发支持工具命名规则 ...................... 96 5.2 相关文档  ......................................... 98 5.3 社区资源 ............................................ 99 6 电气规范 ................................................ 101 6.1 最大绝对额定值 ................................... 101 6.2 建议的运行条件 ................................... 101 6.3 电气特性 ........................................... 102 6.4 流耗 ................................................ 103 6.5 散热设计考虑 ...................................... 107 6.6 针对 MCU 的无信号缓冲的仿真器连接 ............ 107 6.7 时序参数符号 ...................................... 108 6.8 时钟要求和特性 ................................... 111 6.9 电源排序 ........................................... 112 6.10 通用输入/输出 (GPIO) ............................. 114 6.11 增强型控制外设 .................................... 121 6.12 详细说明 ........................................... 142 6.13 闪存定时 ........................................... 143 7 H-至-I 修订历史记录 ................................... 145 8 G-至-H 修订历史记录 ................................. 146 9 热性能/机械数据 ....................................... 147 版权 © 2009–2012, Texas Instruments Incorporated 内容 3 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 2 简介 表 2-1列出了TMS320F2803x器件的特性。 www.ti.com.cn 4 简介 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn 表 2-1. 硬件特性 ZHCS864I – APRIL 2009 – REVISED JULY 2012 功能: 类型 (1) 封装类型 指令周期 - 控制律加速器 0 片载闪存(16 位字) - 片载 SARAM(16 位字) - 片载闪存 / SARAM/OTP 块的代码安全 - 引导 ROM (8K X 16) - 一次性可编程 (OTP) ROM(16 位字) - ePWM 输出 1 eCAP 输入 0 eQEP 模块 0 安全装置定时器 - 每秒百万次采样 (MSPS) 转换时间 12 位 ADC 通道 3 温度传感器 双采样保持 32 位 CPU 定时器 - 高分辨率 ePWM 通道 1 高分辨率捕获 (HRCAP) 模块 0 带有集成数模转换器 (DAC) 的比较器 0 内部集成电路 (I2C) 0 增强型控制器局域网络 (eCAN) 0 本地互连网络 (LIN) 0 串行外设接口 (SPI) 1 串行通信接口 (SCI) 0 I/O引脚(共 GPIO - 用) AIO - 外部中断 - 电源电压(标称值) - 28030 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 56 引脚 RSH VQFN 16.67ns 否 16K 6K 支持 支持 1K 14 12 8 1 1 支持 2.0 500.00ns 16 14 13 支持 支持 3 - - 3 1 1 1 2 1 1 1 45 33 26 6 3 3.3V 28031 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 56 引脚 RSH VQFN 16.67ns 否 32K 8K 支持 支持 1K 14 12 8 1 1 支持 2.0 500.00ns 16 14 13 支持 支持 3 - - 3 1 1 1 2 1 1 1 45 33 26 6 3 3.3V 28032 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 56 引脚 RSH VQFN 16.67ns 不支持 32K 10K 支持 支持 1K 14 12 8 1 1 支持 4.6 216.67ns 16 14 13 支持 支持 3 7 6 4 2 2 - 3 1 1 1 2 1 1 1 45 33 26 6 3 3.3V 28033 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 56 引脚 RSH VQFN 16.67ns 支持 32K 10K 支持 支持 1K 14 12 8 1 1 支持 4.6 216.67ns 16 14 13 支持 支持 3 7 6 4 2 2 - 3 1 1 1 2 1 1 1 45 33 26 6 3 3.3V 28034 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 56 引脚 RSH VQFN 16.67ns 不支持 64K 10K 支持 支持 1K 14 12 8 1 1 支持 4.6 216.67ns 16 14 13 支持 支持 3 7 6 4 2 2 - 3 1 1 1 2 1 1 1 45 33 26 6 3 3.3V 28035 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 56 引脚 RSH VQFN 16.67ns 支持 64K 10K 支持 支持 1K 14 12 8 1 1 支持 4.6 216.67ns 16 14 13 支持 支持 3 7 6 4 2 2 - 3 1 1 1 2 1 1 1 45 33 26 6 3 3.3V (1) 一个类型变化代表一个外设模块中的主要功能特性差异。 在一个外设类型内,器件之间会有细微差异,而这些差异不会影响模块的基本功能性。 这些特定器件差异显示在 《TMS320x28xx,28xxx DSP 外设参考手册》(文献编号SPNU566)列表中和外设参考指南中。 版权 © 2009–2012, Texas Instruments Incorporated 简介 5 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 封装类型 温度选项 产品状态 (2) 功能: T:-40°C 至 105°C S:-40°C 至 125°C Q:-40°C 至 125°C(1) 类型 (1) - 表 2-1. 硬件特性 (continued) 28030 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 支持 支持 支持 TMS TMS 56 引脚 RSH VQFN 不支持 TMX 28031 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 支持 支持 支持 TMS TMS 56 引脚 RSH VQFN 不支持 TMX 28032 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 支持 支持 支持 TMS TMS 56 引脚 RSH VQFN 不支持 TMX 28033 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 支持 支持 支持 TMS TMS 56 引脚 RSH VQFN 不支持 TMX 28034 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 支持 支持 支持 TMS TMS 56 引脚 RSH VQFN 不支持 TMX 28035 (60MHz) 80 引脚 PN LQFP 64 引脚 PAG TQFP 支持 支持 支持 TMS TMS 56 引脚 RSH VQFN 不支持 TMX (1) “Q”是指针对汽车应用的 Q100 认证技术规范。 (2) 器件级说明,请见节 5.1,器件和开发支持工具命名规则。 “TMS”产品状态表示一个完全合格的生产器件。 “TMX”产品状态表示一个试验器件,此试验器件并不一定代表最终器件的电气规 范。 6 简介 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 2.1 引脚分配 图 2-1显示了 56 引脚 RSH 小型四方扁平(无引线)封装 (VQFN) 引脚分配。图 2-2显示了 64 引脚 PAG 薄 型四方扁平封装 (TQFP) 引脚分配。图 2-3显示 80 引脚 PN 薄型四方扁平封装 (LQFP) 引脚分配。 注 56 引脚 RSH 封装上的信息/数据为“TMX”。 “TMX”产品状态表示一个试验器件,此试验器件并 不一定代表最终器件的电气规范。 器件级说明,请见节 5.1,器件和开发支持工具命名规则。 版权 © 2009–2012, Texas Instruments Incorporated 简介 7 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 42 GPIO35/TDI 41 GPIO37/TDO 40 GPIO38/TCK/XCLKIN 39 GPIO19/XCLKIN/SPISTEA/LINRXA/ECAP1 38 VDD 37 VSS 36 X1 35 X2 34 GPIO6/EPWM4A/EPWMSYNCI/EPWMSYNCO 33 GPIO7/EPWM4B/SCIRXDA 32 GPIO12/TZ1/SCITXDA 31 GPIO16/SPISIMOA/TZ2 30 GPIO17/SPISOMIA/TZ3 29 GPIO18/SPICLKA/LINTXA/XCLKOUT GPIO36/TMS 43 GPIO5/EPWM3B/SPISIMOA/ECAP1 44 GPIO4/EPWM3A 45 GPIO3/EPWM2B/SPISOMIA/COMP2OUT 46 GPIO2/EPWM2A 47 GPIO1/EPWM1B/COMP1OUT 48 GPIO0/EPWM1A 49 VDDIO 50 VSS 51 VDD 52 VREGENZ 53 GPIO34/COMP2OUT/COMP3OUT 54 GPIO20/EQEP1A/COMP1OUT 55 GPIO21/EQEP1B/COMP2OUT 56 28 GPIO28/SCIRXDA/SDAA/TZ2 27 TEST2 26 VDDIO 25 VSS 24 GPIO29/SCITXDA/SCLA/TZ3 23 GPIO30/CANRXA 22 GPIO31/CANTXA 21 ADCINB7 20 ADCINB6/COMP3B/AIO14 19 ADCINB4/COMP2B/AIO12 18 ADCINB3 17 ADCINB2/COMP1B/AIO10 16 ADCINB1 15 VSSA/VREFLO GPIO22/EQEP1S/LINTXA 1 GPIO23/EQEP1I/LINRXA 2 VDD 3 VSS 4 XRS 5 TRST 6 ADCINA7 7 ADCINA6/COMP3A/AIO6 8 ADCINA4/COMP2A/AIO4 9 ADCINA3 10 ADCINA2/COMP1A/AIO2 11 ADCINA1 12 ADCINA0/VREFHI 13 VDDA 14 A. 这个图表显示了 56 引脚 RSH 封装的顶视图。 阴影表示端子实际上在封装的底部。 56 引脚 RSH 机械制图,请 见Section 9,热/机械数据。 B. 引脚 13:VREFHI和 ADCINA0 共用 56 引脚 RSH 器件上的同一引脚并且它们不可同时使用。 C. 引脚 15:VREFLO被一直连接至 56 引脚 RSH 器件上的 VSSA。 图 2-1. 2803x 56 引脚 RSH VQFN(顶视图) 8 简介 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 GPIO18/SPICLKA/LINTXA/XCLKOUT GPIO17/SPISOMIA/TZ3 GPIO8/EPWM5A/ADCSOCAO GPIO16/SPISIMOA/TZ2 GPIO12/TZ1/SCITXDA GPIO7/EPWM4B/SCIRXDA GPIO6/EPWM4A/EPWMSYNCI/EPWMSYNCO GPIO19/XCLKIN/SPISTEA/LINRXA/ECAP1 GPIO38/TCK/XCLKIN GPIO37/TDO GPIO35/TDI GPIO36/TMS X2 X1 VSS VDD 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 GPIO11/EPWM6B/LINRXA/HRCAP2 49 GPIO5/EPWM3B/SPSIMOA/ECAP1 50 GPIO4/EPWM3A 51 GPIO10/EPWM6A/ADCSOCBO 52 GPIO3/EPWM2B/SPISOMIA/COMP2OUT 53 GPIO2/EPWM2A 54 GPIO1/EPWM1B/COMP1OUT 55 GPIO0/EPWM1A 56 VDDIO 57 VSS 58 VDD 59 VREGENZ 60 GPIO34/COMP2OUT/COMP3OUT 61 GPIO20/EQEP1A/COMP1OUT 62 GPIO21/EQEP1B/COMP2OUT 63 GPIO24/ECAP1 64 32 GPIO28/SCIRXDA/SDAA/TZ2 31 GPIO9/EPWM5B/LINTXA/HRCAP1 30 TEST2 29 VDDIO 28 VSS 27 GPIO29/SCITXDA/SCLA/TZ3 26 GPIO30/CANRXA 25 GPIO31/CANTXA 24 ADCINB7 23 ADCINB6/COMP3B/AIO14 22 ADCINB4/COMP2B/AIO12 21 ADCINB3 20 ADCINB2/COMP1B/AIO10 19 ADCINB1 18 ADCINB0 17 VSSA/VREFLO 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 VDDA ADCINA0/VREFHI ADCINA1 ADCINA2/COMP1A/AIO2 ADCINA3 ADCINA4/COMP2A/AIO4 ADCINA6/COMP3A/AIO6 ADCINA7 TRST XRS VSS VDD GPIO23/EQEP1I/LINRXA GPIO33/SCLA/EPWMSYNCO/ADCSOCBO GPIO32/SDAA/EPWMSYNCI/ADCSOCAO GPIO22/EQEP1S/LINTXA A. 引脚 15:VREFHI和 ADCINA0 共用 64 引脚 PAG 器件上的同一引脚并且它们不可同时使用。 B. 引脚 17:VREFLO被一直连接至 64 引脚 PAG 器件上的 VSSA。 图 2-2. 2803x 64 引脚 PAG TQFP(顶视图) 版权 © 2009–2012, Texas Instruments Incorporated 简介 9 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn GPIO18/SPICLKA/LINTXA/XCLKOUT GPIO17/SPISOMIA/TZ3 GPIO8/EPWM5A/ADCSOCAO GPIO25/SPISOMIB GPIO16/SPISIMOA/TZ2 GPIO12/TZ1/SCITXDA/SPISIMOB GPIO41/EPWM7B GPIO7/EPWM4B/SCIRXDA GPIO6/EPWM4A/EPWMSYNCI/EPWMSYNCO GPIO19/XCLKIN/SPISTEA/LINRXA/ECAP1 GPIO38/TCK/XCLKIN GPIO44 X2 X1 VSS VDD GPIO39 GPIO37/TDO GPIO35/TDI GPIO36/TMS 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 GPIO11/EPWM6B/LINRXA/HRCAP2 61 GPIO5/EPWM3B/SPISIMOA/ECAP1 62 GPIO4/EPWM3A 63 GPIO40/EPWM7A 64 GPIO10/EPWM6A/ADCSOCBO 65 GPIO3/EPWM2B/SPISOMIA/COMP2OUT 66 GPIO2/EPWM2A 67 GPIO1/EPWM1B/COMP1OUT 68 GPIO0/EPWM1A 69 VDDIO 70 VSS 71 VDD 72 VREGENZ 73 GPIO34/COMP2OUT/COMP3OUT 74 GPIO15/TZ1/LINRXA/SPISTEB 75 GPIO13/TZ2/SPISOMIB 76 GPIO14/TZ3/LINTXA/SPICLKB 77 GPIO20/EQEP1A/COMP1OUT 78 GPIO21/EQEP1B/COMP2OUT 79 GPIO24/ECAP1/SPISIMOB 80 40 GPIO28/SCIRXDA/SDAA/TZ2 39 GPIO9/EPWM5B/LINTXA/HRCAP1 38 TEST2 37 GPIO26/HRCAP1/SPICLKB 36 VDDIO 35 VSS 34 GPIO29/SCITXDA/SCLA/TZ3 33 GPIO30/CANRXA 32 GPIO31/CANTXA 31 GPIO27/HRCAP2/SPISTEB 30 ADCINB7 29 ADCINB6/COMP3B/AIO14 28 ADCINB5 27 ADCINB4/COMP2B/AIO12 26 ADCINB3 25 ADCINB2/COMP1B/AIO10 24 ADCINB1 23 ADCINB0 22 VREFLO 21 VSSA 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 VDDA VREFHI ADCINA0 ADCINA1 ADCINA2/COMP1A/AIO2 ADCINA3 ADCINA4/COMP2A/AIO4 ADCINA5 ADCINA6/COMP3A/AIO6 ADCINA7 TRST XRS VSS VDD GPIO43/COMP2OUT GPIO42/COMP1OUT GPIO23/EQEP1I/LINRXA GPIO33/SCLA/EPWMSYNCO/ADCSOCBO GPIO32/SDAA/EPWMSYNCI/ADCSOCAO GPIO22/EQEP1S/LINTXA 图 2-3. 2803x 80 引脚 PN LQFP(顶视图) 10 简介 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 2.2 信号说明 表 2-2对这些信号进行了说明。 除 JTAG 引脚以外,GPIO 功能是复位时的缺省值,除非另外注明。 它们下 面列出的外设信号是供替换的功能。 有些外设功能并不在所有器件上提供。 详细信息请见表 2-1。 输入不 是 5V 耐压。 所有 GPIO 引脚为 I/O/Z 且有一个内部上拉电阻器,此内部上拉电阻器可每个引脚上有选择性 的启用/禁用。 这一特性只适用于 GPIO 引脚。 PWM 引脚上的上拉电阻在复位时并不启用。 其它 GPIO 引 脚上的上拉电阻复位时被启用。 AIO 引脚没有内部上拉电阻。 注释:当使用片载 VREG 时,GPIO19,GPIO34,GPIO35,GPIO36,GPIO37,和 GPIO38 引脚在加电 期间会有毛刺脉冲。 如果这一情况在应用中无法接受的话,可由 1.8V 电源外部供电。 当使用一个外部 1.8V 电源时,无需电源排序。 然而,如果 I/O 引脚的电平移动输出缓冲器中的 3.3V 晶体管在 1.9V 晶体管 之前加电,输出缓冲器有可能打开,这会在加电期间导致引脚上的毛刺脉冲。 为了避免这一运行状态,给 VDD引脚加电应早于对 VDDIO引脚供电,或者与之同时,以确保 VDD引脚在 VDDIO引脚达到 0.7V 之前达到 0.7V。 表 2-2. 端子功能(1) 名称 TRST TCK TMS TDI TDO TEST2 端子 PN 引脚 # PAG 引脚 # RSH 引脚 # 10 8 6 请见 GPIO38 请见 GPIO36 请见 GPIO35 请见 GPIO37 38 30 27 I/O/Z 说明 JTAG 使用内部下拉电阻器进行 JTAG 测试复位。 当被驱动为高电平时,TRST使扫描系 统获得器件运行的控制权。 如果这个信号未连接或者被驱动至低电平,此器件在功 能模式下运转,并且测试复位信号被忽略。 注释:TRST是一个高电平有效测试引 I 脚并且必须在正常器件运行期间一直保持低电平。 在这个引脚上需要一个外部下拉 电阻器。 这个电阻器的值应该基于适用于这个设计的调试器推进源代码的驱动强 度。 一个 2.2kΩ 电阻器一般提供足够的保护。 由于这是应用专用的,建议针对调 试器和应用的适当运行对每个目标板进行验证。(↓) I 请见 GPIO38。 带有内部上拉电阻器的 JTAG 测试时钟。(↑) I 请见 GPIO36。 带有内部上拉电阻器的 JTAG 测试模式选择 (TMS)。 这个串行控 制输入在 TCK 上升沿上的 TAP 控制器中计时。。(↑) I 请见 GPIO35。 带有内部上拉电阻器的 JTAG 测试数据输入 (TDI)。 TDI 在 TCK 的上升沿上所选择的寄存器(指令或者数据)内计时。(↑) O/Z 请见 GPIO37。 JTAG 扫描输出,测试数据输出 (TDO)。 所选寄存器(指令或者数 据)的内容被从 TCK 下降沿上的 TDO 移出。 (8mA 驱动) 闪存 I/O 测试引脚。 为 TI 预留。 必须被保持为未连接。 (1) I = 输入,O = 输出,Z = 高阻抗,OD = 开漏,↑ = 上拉,↓ = 下拉 版权 © 2009–2012, Texas Instruments Incorporated 简介 11 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 名称 XCLKOUT XCLKIN X1 X2 XRS ADCINA7 ADCINA6 COMP3A AIO6 ADCINA5 ADCINA4 COMP2A AIO4 ADCINA3 ADCINA2 COMP1A AIO2 表 2-2. 端子功能(1) (continued) 端子 PN 引脚 # PAG 引脚 # RSH 引脚 # I/O/Z 说明 时钟 请见 GPIO18。 取自 SYSCLKOUT 的输出时钟。 XCLKOUT 或者与 SYSCLKOUT 的频率一样、或者为其一半,或为其 四分之一。 这由 XCLK 寄存器 请见 GPIO18 - O/Z 内的引脚 1:0 (XCLKOUTDIV) 控制。 复位时,XCLKOUT=SYSCLKOUT/4。通过 将 XCLKOUTDIV 设定为 3,XCLKOUT 信号可被关闭。 为了使这个信号传播到此 引脚,GPIO18 的复用控制必须被设定至 XCLKOUT。 请见 GPIO19 和 GPIO38 请见 GPIP19 和 GPIO38。 外部振荡器输入。 针对时钟的引脚源由 XCLK 寄存器 内的 XCLKINSEL 位控制,GPIO38 为缺省选择。 这个引脚馈通一个来外部 3.3V 振荡器的时钟。 在这个情况下,X1 引脚,如果可用的话,必须被接至 GND,而且 必须通过 CLKCTL 寄存器内的 位 14 将片载晶体振荡器禁用。 如果使用一个晶振/ I 谐振器,必须通过 CLKCTL 寄存器内的位 13 将 XCLKIN 路径禁用。 注释:使用 GPIO38/TCK/XCLKIN 引脚为用于正常器件运行的一个外部时钟供电的 引脚也许需要组装有一些钩子以在使用 JTAG 连接器进行调试期间禁用这个路径。 这是为了防止 TCK 信号竞争,在 JTAG调试会话期间,此信号被激活。 在此次为 器件计时期间,零引脚内部振荡器也可被使用。 52 41 36 片载晶体振荡器输入。 为了使用这个振荡器,一个石英晶振或者一个陶瓷电容器必 I 须被连接在 X1 和 X2。 在这种情况下,XCLKIN 路径必须被 CLKCTL 寄存器内的 位 13 禁用。 如果这个引脚未使用,它必须被连接至 GND。 (I) 51 40 35 O 片载晶体振荡器输出。 一个石英晶振或者一个陶瓷电容器必须被连接在 X1 和 X2。 如果 X2 未使用,它必须保持未连接状态。 (O) 复位 器件复位(输入)和安全装置复位(输出)。 Piccolo 器件有一个内置加电复位 (POR) 和欠压复位 (BOR) 电路。 这样,无需外部电路既可生成一个复位脉冲。 在 一个加电或者欠压情况下,这个引脚由器件驱动为低电平。 POR/BOR 块的阀值, 请见Section 6.3,电气特性。 当一个安全装置复位发生时,这个引脚也由 MCU 驱 动为低电平。 安全装置复位期间,在 512 个 OSCCLK 周期的安全装置复位持续时 9 7 5 I/O 间内,XRS引脚被驱动为低电平。 如果需要的话,一个外部电路也可驱动这个引脚 使一个器件复位生效。 在这个情况下,建议由一个开漏器件驱动这个引脚。 由于 抗扰度原因,一个 R-C 电路必须被连接至这个引脚。 不论源是什么,一个器件复 位会引起器件终止执行。 程序计数器指向包含在位置 03xFFFC0 的地址。 当复位 被置成无效时,在程序计数器指定的位置开始执行。 这个引脚的输出缓冲器是一个 有内部上拉电阻器的开漏。 (I/OD) 模数转换器 (ADC),比较器 (COMPARATOR),模拟 (ANALOG) I/O 11 9 7 I ADC 组 A,通道 7 输入 12 10 8 I ADC 组 A,通道 6 输入 I 比较器输入 3A I/O 数字 AIO 6 13 - - I ADC 组 A,通道 5 输入 14 11 9 I ADC 组 A,通道 4 输入 I 比较器输入 2A I/O 数字 AIO 4 15 12 10 I ADC 组 A,通道 3 输入 16 13 11 I ADC 组 A,通道 2 输入 I 比较器输入 1A I/O 数字 AIO 2 12 简介 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn 名称 ADCINA1 ADCINA0 VREFHI ADCINB7 ADCINB6 COMP3B AIO14 ADCINB5 ADCINB4 COMP2B AIO12 ADCINB3 ADCINB2 COMP1B AIO10 ADCINB1 ADCINB0 VREFLO VDDA VSSA VDD VDD VDD VDDIO VDDIO VSS VSS VSS VSS 端子 PN 引脚 # 17 PAG 引脚 # 14 RSH 引脚 # 12 18 15 13 19 15 13 30 24 21 29 23 20 28 - - 27 22 19 26 21 18 25 20 17 24 19 16 23 18 - 22 17 15 20 16 14 21 17 15 7 5 3 54 43 38 72 59 52 36 29 26 70 57 50 8 6 4 35 28 25 53 42 37 71 58 51 表 2-2. 端子功能(1) (continued) ZHCS864I – APRIL 2009 – REVISED JULY 2012 I/O/Z 说明 I ADC 组 A,通道 1 输入 ADC 组 A,通道 0 输入 请注意:VREFHI和 ADCINA0 在 64 引脚 PAG 器件上共用同一个引脚并且它们不能 I 同时使用。 请注意:VREFHI和 ADCINA0 在 56 引脚 RSH 器件上共用同一个引脚并且它们不能 同时使用。 ADC 外部基准-只在 ADC 外部基准模式时才被使用。 请见节 4.2.1,ADC。 请注意:VREFHI和 ADCINA0 在 64 引脚 PAG 器件上共用同一个引脚并且它们不能 I 同时使用。 请注意:VREFHI和 ADCINA0 在 56 引脚 RSH 器件上共用同一个引脚并且它们不能 同时使用。 I ADC 组 B,通道 7 输入 I ADC 组 B,通道 6 输入 I 比较器输入 3B I/O 数字 AIO 14 I ADC 组 B,通道 5 输入 I ADC 组 B,通道 4 输入 I 比较器输入 2B I/O 数字 AIO 12 I ADC 组 B,通道 3 输入 I ADC 组 B,通道 2 输入 I 比较器输入 1B I/O 数字 AIO 10 I ADC 组 B,通道 1 输入 I ADC 组 B,通道 0 输入 I 请注意:VREFLO被一直连接至 64 引脚 PAG 器件和 56 引脚 RSH 器件上的 VSSA 上。 CPU 和 I/O 电源 模拟电源引脚。 在此引脚附近连接一个 2.2μF 电容器(典型值)。 模拟接地引脚。 请注意:VREFLO被一直连接至 64 引脚 PAG 器件和 56 引脚 RSH 器件上的 VSSA 上。 CPU 和逻辑数字电源引脚-当使用内部 VREG 时,无需电源。 当使用内部 VREG 时,将 1.2μF(最小值)陶瓷电容器(10% 耐受)接地。 可使用更高值的电容器, 但是这会影响电源轨斜坡上升时间。 数字 I/O 和闪存电源引脚-当 VREG 被启用时,为单电源。 数字接地引脚 版权 © 2009–2012, Texas Instruments Incorporated 简介 13 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 表 2-2. 端子功能(1) (continued) 名称 端子 PN 引脚 # PAG 引脚 # RSH 引脚 # VREGENZ 73 60 53 GPIO0 69 56 49 EPWM1A - - GPIO1 68 55 48 EPWM1B - COMP1OUT GPIO2 67 54 47 EPWM2A - - GPIO3 66 53 46 EPWM2B SPISOMIA COMP2OUT GPIO4 63 51 45 EPWM3A - - GPIO5 62 50 44 EPWM3B SPISIMOA ECAP1 GPIO6 50 39 34 EPWM4A EPWMSYNCI EPWMSYNCO GPIO7 49 38 33 EPWM4B SCIRXDA - GPIO8 43 35 - EPWM5A - ADCSOCAO I/O/Z 说明 I I/O/Z O - I/O/Z O O I/O/Z O I/O/Z O I/O O I/O/Z O I/O/Z O I/O I/O I/O/Z O I O I/O/Z O I I/O/Z O O 电压稳压器控制信号 内部 VREG 启用/禁用-拉至低电平启用 VREG,上拉至高电平禁用 VREG GPIO 和外设信号 (1) 通用输入/输出 0 增强型 PWM1 输出 A 和高分辨率脉宽调制 (HRPWM) 通道 通用输入/输出 1 增强型 PWM1 输出 B 比较器 1 的直接输出 通用输入/输出 2 增强型 PWM2 输出 A 和 HRPWM 通道 通用输入/输出 3 增强型 PWM2 输出 B SPI-A 从器件输出,主器件输入 比较器 2 的直接输出 通用输入/输出 4 增强型 PWM3 输出 A 和 HRPWM 通道 通用输入/输出 5 增强型 PWM3 输出 B SPI-A 从器件输入,主器件输出 增强型捕捉输入/输出 1 通用输入/输出 6 增强型 PWM4 输出 A 和 HRPWM 通道 外部 ePWM 同步脉冲输入 外部 ePWM 同步脉冲输出 通用输入/输出 7 增强型 PWM4 输出 B SCI-A 接收数据 通用输入/输出 8 增强型 PWM5 输出 A 和 HRPWM 通道 ADC 转换启动 A (1) GPIO 功能(用粗斜体显示)在复位时为缺省值。 它们下面列出的外设信号是供替换的功能。 对于有 GPIO 功能复用的 JTAG 引脚,到 GPIO 块的输入路径一直有效。 根据TRST信号的情况,来自 GPIO 块的输出路径和从一个引脚到 JTAG 块的路径被启用/禁用。 详细信息 请参阅《TMS320x2803x Piccolo 系统控制和中断参考指南》(文献编号SPRUGL8)。 14 简介 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn 名称 GPIO9 EPWM5B LINTXA HRCAP1 GPIO10 EPWM6A ADCSOCBO GPIO11 EPWM6B LINRXA HRCAP2 GPIO12 TZ1 SCITXDA SPISIMOB GPIO13 TZ2 SPISOMIB GPIO14 TZ3 LINTXA SPICLKB GPIO15 TZ1 LINRXA SPISTEB GPIO16 SPISIMOA TZ2 GPIO17 SPISOMIA TZ3 端子 PN 引脚 # 39 PAG 引脚 # 31 RSH 引脚 # - 65 52 - 61 49 - 47 37 32 76 - - 77 - - 75 - - 46 36 31 42 34 30 表 2-2. 端子功能(1) (continued) ZHCS864I – APRIL 2009 – REVISED JULY 2012 I/O/Z 说明 I/O/Z O O I I/O/Z O O I/O/Z O I I I/O/Z I O I/O I/O/Z I I/O I/O/Z I O I/O I/O/Z I I I/O I/O/Z I/O I I/O/Z I/O I 通用输入/输出 9 增强型 PWM5 输出 B LIN 发送 A 高分辨率输入捕捉 1 通用输入/输出 10 增强型 PWM6 输出 A 和 HRPWM 通道 ADC 转换开始 B 通用输入/输出 11 增强型 PWM6 输出 B LIN 接收 A 高分辨率输入捕捉 2 通用输入/输出 12 触发区输入 1 SCI-A 发送数据 SPI-B 从器件输入,主器件输出。 请注意:SPI-B 只在 PN 封装内可用。 通用输入/输出 13 触发区输入 2 SPI-B 从器件输出,主器件输入 通用输入/输出 14 触发区输入 3 LIN 发送 SPI-B 时钟输入/输出 通用输入/输出 15 触发区输入 1 LIN 接收 SPI-B 从器件发送使能输入/输出 通用输入/输出 16 SPI-A 从器件输入,主器件输出 触发区输入 2 通用输入/输出 17 SPI-A 从器件输出,主器件输入 触发区输入 3 版权 © 2009–2012, Texas Instruments Incorporated 简介 15 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 名称 GPIO18 SPICLKA LINTXA XCLKOUT GPIO19 XCLKIN SPISTEA LINRXA ECAP1 GPIO20 EQEP1A COMP1OUT GPIO21 EQEP1B COMP2OUT GPIO22 EQEP1S LINTXA GPIO23 EQEP1I LINRXA GPIO24 ECAP1 SPISIMOB GPIO25 SPISOMIB - 端子 PN 引脚 # 41 PAG 引脚 # 33 RSH 引脚 # 29 55 44 39 78 62 55 79 63 56 1 1 1 4 4 2 80 64 - 请见 GPIO5 和 GPIO19 44 - - 表 2-2. 端子功能(1) (continued) I/O/Z 说明 I/O/Z I/O O O/Z I/O/Z I/O I I/O I/O/Z I O I/O/Z I O I/O/Z I/O O I/O/Z I/O I I/O/Z 通用输入/输出 18 SPI 时钟输入/输出 LIN 发送 取自 SYSCLKOUT 的输出时钟。 XCLKOUT 或者与 SYSCLKOUT 的频率一样、 或者为其一半,或为其 四分之一。 这由 XCLK 寄存器内的引脚 1:0 (XCLKOUTDIV) 控制。 复位时,XCLKOUT=SYSCLKOUT/4。通过将 XCLKOUTDIV 设定为 3,XCLKOUT 信号可被关闭。 为了使这个信号传播到此引 脚,GPIO18 的复用控制必须被设定至 XCLKOUT。 通用输入/输出 19 外部振荡器输入。 从这个引脚到时钟块的路径不是由这个引脚的复用功能选通。 如果这个被用于其它外设功能,应该注意不要启用这个路径用于计时。 SPI-A 从器件发送使能输入/输出 LIN 接收 增强型捕捉输入/输出 1 通用输入/输出 20 增强型 EQP 输入 A 比较器 1 的直接输出 通用输入/输出 21 增强型 EQP 输入 B 比较器 2 的直接输出 通用输入/输出 22 增强型 QEP1 闸门 LIN 发送 通用输入/输出 23 增强型 QEP1 索引 LIN 接收 通用输入/输出 24 I/O 增强型捕捉输入/输出 1 I/O I/O/Z I/O SPI-B 从器件输入,主器件输出。 请注意:SPI-B 只在 PN 和 RSH封装内可用。 通用输入/输出 25 SPI-B 从器件输出,主器件输入 - 16 简介 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn 名称 GPIO26 HRCAP1 SPICLKB GPIO27 HRCAP2 SPISTEB GPIO28 SCIRXDA SDAA TZ2 GPIO29 SCITXDA SCLA TZ3 GPIO30 CANRXA GPIO31 CANTXA GPIO32 SDAA EPWMSYNCI ADCSOCAO GPIO33 SCLA EPWMSYNCO ADCSOCBO GPIO34 COMP2OUT COMP3OUT GPIO35 TDI 端子 PN 引脚 # 37 PAG 引脚 # - 31 - 40 32 34 27 33 26 32 25 2 2 3 3 74 61 59 47 RSH 引脚 # 28 24 23 22 54 42 GPIO36 TMS 60 48 43 表 2-2. 端子功能(1) (continued) ZHCS864I – APRIL 2009 – REVISED JULY 2012 I/O/Z 说明 I/O/Z I I/O I/O/Z I I/O I/O/Z I I/OD I I/O/Z O I/OD I I/O/Z I I/O/Z O I/O/Z I/OD I O I/O/Z I/OD O O I/O/Z O O I/O/Z I I/O/Z I 通用输入/输出 26 高分辨率输入捕捉 1 SPI-B 时钟输入/输出 通用输入/输出 27 高分辨率输入捕捉 2 SPI-B 从器件发送使能输入/输出 通用输入/输出 28 SCI 接收数据 I2C 数据开漏双向端口 触发区输入 2 通用输入/输出 29 SCI 发送数据 I2C 时钟开漏双向端口 触发区输入 3 通用输入/输出 30 控制器局域网 (CAN) 接收 通用输入/输出 31 CAN 发送 通用输入/输出 32 I2C 数据开漏双向端口 增强型 PWM 外部同步脉冲输入 ADC 转换开始 A 通用输入/输出 33 I2C 时钟开漏双向端口 增强型 PWM 外部同步脉冲输入 ADC 转换开始 B 通用输入/输出 34 比较器 2 的直接输出 比较器 3 的直接输出 通用输入/输出 35 带有内部上拉电阻器的 JTAG 测试数据输入 (TDI)。 TDI 在 TCK 的上升沿上所选 择的寄存器(指令或者数据)内计时。 通用输入/输出 36 带有内部上拉电阻器的 JTAG 测试模式选择 (TMS)。 这个串行控制输入在 TCK 上 升沿上的 TAP 控制器中计时。 版权 © 2009–2012, Texas Instruments Incorporated 简介 17 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 名称 GPIO37 TDO GPIO38 TCK XCLKIN GPIO39 GPIO40 EPWM7A GPIO41 EPWM7B GPIO42 COMP1OUT GPIO43 COMP2OUT GPIO44 - 端子 PN 引脚 # 58 PAG 引脚 # 46 RSH 引脚 # 41 57 45 40 56 - - 64 - - 48 - - 5 - - 6 - - 45 - - 表 2-2. 端子功能(1) (continued) www.ti.com.cn I/O/Z 说明 I/O/Z O/Z I/O/Z I I I/O/Z I/O/Z O I/O/Z O I/O/Z O I/O/Z O I/O/Z 通用输入/输出 37 JTAG 扫描输出,测试数据输出 (TDO)。 所选寄存器(指令或者数据)的内容被从 TCK 下降沿的 TDO 移出(8mA 驱动)。 通用输入/输出 38 带有内部上拉电阻器的 JTAG 测试时钟 外部振荡器输入。 从这个引脚到时钟块的路径不是由这个引脚的复用功能选通。 如果这个被用于其它功能,应该注意不要为计时启用这个路径。 通用输入/输出 39 通用输入/输出 40 增强型 PWM7 输出 A 和 HRPWM 通道 通用输入/输出 41 增强型 PWM7 输出 B 通用输入/输出 42 比较器 1 的直接输出 通用输入/输出 43 比较器 2 的直接输出 通用输入/输出 44 - 18 功能概述 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn 3 功能概述 3.1 方框图 M0 SARAM 1Kx16 (0-wait) M1 SARAM 1Kx16 (0-wait) Boot-ROM 8Kx16 (0-wait) Memory Bus SARAM 4K/6K/8K x 16 (CLA Only on 28033 and 28035) (0-wait) Secure TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 OTP 1K x 16 Secure Code Security Module FLASH 16K/32K/64K x 16 Secure PSWD OTP/Flash Wrapper CLA GPIO MUX AIO MUX COMP1OUT COMP2OUT COMP3OUT COMP1A COMP1B COMP2A COMP2B COMP3A COMP3B COMP A7:0 B7:0 ADC 32-bit peripheral bus (CLA-accessible) CLA Bus Memory Bus C28x 32-bit CPU TRST TCK TDI TMS TDO GPIO Mux PIE CPU Timer 0 CPU Timer 1 CPU Timer 2 OSC1, OSC2, Ext, PLL, LPM, WD Memory Bus 3 External Interrupts XCLKIN X1 X2 LPM Wakeup XRS POR/ BOR VREG 16-bit Peripheral Bus 32-bit Peripheral Bus (CLA accessible) 32-Bit Peripheral Bus SCI (4L FIFO) SPI (4L FIFO) I2C (4L FIFO) ePWM HRPWM LIN eCAP eQEP eCAN (32-mail HRCAP box) SC IT XD x S CI R X Dx SPISIMO x SPISOMIx SPICLKx SPISTEx S DA x SCLx TZx EPW MxA EPW MxB EPWMSYNCI EPWMSYNCO L IN A RX LINAT X E CA P x EQEPxA EQEPxB EQE PxI EQEPxS C AN R X x CA N TX x HRCAPx From COMP1OUT, COMP2OUT, COMP3OUT GPIO MUX A. 由于引脚复用,所有外设引脚不能同时使用。 图 3-1. 功能方框图 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 19 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 3.2 内存映射 从图 3-2到图 3-5,以下规则适用: • 内存块不可升级。 • 外设帧 0,外设帧 1,外设帧 2,和外设帧 3 内存映射只限于数据内存。 一个用户程序不能访问这些处 于程序空间内的内存映射。 • 受保护意味着写后读操作的顺序被保存,而不是流水线顺序。 • 特定内存区域受 EALLOW 保护以防止配置之后的假写入。 • 位置 0x3D7C80-0x3D7CC0 包含内部振荡器和 ADC 校准例程。 这些位置不可由用户设计。 20 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 0x00 0000 0x00 0040 0x00 0400 0x00 0800 0x00 0D00 0x00 0E00 0x00 1400 0x00 1480 0x00 1500 0x00 1580 0x00 2000 0x00 6000 0x00 6400 0x00 6A00 0x00 7000 0x00 8000 0x00 8800 0x00 8C00 0x00 9000 0x00 A000 0x3D 7800 0x3D 7C00 0x3D 7C80 0x3D 7CC0 0x3D 7CE0 0x3D 7E80 Data Space Prog Space M0 Vector RAM (Enabled if VMAP = 0) M0 SARAM (1K x 16, 0-Wait) M1 SARAM (1K x 16, 0-Wait) Peripheral Frame 0 PIE Vector - RAM (256 x 16) (Enabled if VMAP = 1, ENPIE = 1) Peripheral Frame 0 CLA Registers CLA-to-CPU Message RAM CPU-to-CLA Message RAM Peripheral Frame 0 Reserved Reserved Peripheral Frame 1 (1K x 16, Protected) Peripheral Frame 3 (1.5K x 16, Protected) Peripheral Frame 1 (1.5K x 16, Protected) Reserved Peripheral Frame 2 (4K x 16, Protected) L0 SARAM (2K x 16) (0-Wait, Secure Zone + ECSL, Dual-Mapped) L1 DPSARAM (1K x 16) (0-Wait, Secure Zone + ECSL, CLA Data RAM 0) L2 DPSARAM (1K x 16) (0-Wait, Secure Zone + ECSL, CLA Data RAM 1) L3 DPSARAM (4K x 16) (0-Wait, Secure Zone + ECSL, CLA Prog RAM) Reserved User OTP (1K x 16, Secure Zone + ECSL) Reserved Calibration Data Get_mode function Reserved PARTID 0x3D 7EB0 Calibration Data Reserved 0x3E 8000 0x3F 7FF8 0x3F 8000 0x3F 8800 0x3F E000 0x3F FFC0 FLASH (64K x 16, 8 Sectors, Secure Zone + ECSL) 128-Bit Password L0 SARAM (2K x 16) (0-Wait, Secure Zone + ECSL, Dual-Mapped) Reserved Boot ROM (8K x 16, 0-Wait) Vector (32 Vectors, Enabled if VMAP = 1) A. CLA 专用寄存器和 RAM 只适用于 28035 器件。 B. 内存位置 0x3D7E80-0x3D7EAF 被保留在 TMX 芯片内。 图 3-2. 28034/28035 内存映射 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 21 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 0x00 0000 0x00 0040 0x00 0400 0x00 0800 0x00 0D00 0x00 0E00 0x00 1400 0x00 1480 0x00 1500 0x00 1580 0x00 2000 0x00 6000 0x00 6400 0x00 6A00 0x00 7000 0x00 8000 0x00 8800 0x00 8C00 0x00 9000 0x00 A000 0x3D 7800 0x3D 7C00 0x3D 7C80 0x3D 7CC0 0x3D 7CE0 0x3D 7E80 Data Space Prog Space M0 Vector RAM (Enabled if VMAP = 0) M0 SARAM (1K x 16, 0-Wait) M1 SARAM (1K x 16, 0-Wait) Peripheral Frame 0 PIE Vector - RAM (256 x 16) (Enabled if VMAP = 1, ENPIE = 1) Peripheral Frame 0 CLA Registers CLA-to-CPU Message RAM CPU-to-CLA Message RAM Peripheral Frame 0 Reserved Reserved Peripheral Frame 1 (1K x 16, Protected) Peripheral Frame 3 (1.5K x 16, Protected) Peripheral Frame 1 (1.5K x 16, Protected) Reserved Peripheral Frame 2 (4K x 16, Protected) L0 SARAM (2K x 16) (0-Wait, Secure Zone + ECSL, Dual-Mapped) L1 DPSARAM (1K x 16) (0-Wait, Secure Zone + ECSL, CLA Data RAM 0) L2 DPSARAM (1K x 16) (0-Wait, Secure Zone + ECSL, CLA Data RAM 1) L3 DPSARAM (4K x 16) (0-Wait, Secure Zone + ECSL, CLA Prog RAM) Reserved User OTP (1K x 16, Secure Zone + ECSL) Reserved Calibration Data Get_mode function Reserved PARTID 0x3D 7EB0 Calibration Data Reserved 0x3F 0000 0x3F 7FF8 0x3F 8000 0x3F 8800 0x3F E000 0x3F FFC0 FLASH (32K x 16, 8 Sectors, Secure Zone + ECSL) 128-Bit Password L0 SARAM (2K x 16) (0-Wait, Secure Zone + ECSL, Dual-Mapped) Reserved Boot ROM (8K x 16, 0-Wait) Vector (32 Vectors, Enabled if VMAP = 1) A. CLA 专用寄存器和 RAM 只适用于 28033 器件。 B. 内存位置 0x3D7E80-0x3D7EAF 被保留在 TMX 芯片内。 图 3-3. 28032/28033 内存映射 www.ti.com.cn 22 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 0x00 0000 0x00 0040 0x00 0400 0x00 0800 0x00 0D00 Data Space Prog Space M0 Vector RAM (Enabled if VMAP = 0) M0 SARAM (1K x 16, 0-Wait) M1 SARAM (1K x 16, 0-Wait) Peripheral Frame 0 PIE Vector - RAM (256 x 16) (Enabled if VMAP = 1, ENPIE = 1) Reserved 0x00 0E00 0x00 2000 0x00 6000 0x00 6400 0x00 6A00 0x00 7000 0x00 8000 0x00 8800 0x00 8C00 0x00 9000 0x00 9800 0x3D 7800 0x3D 7C00 0x3D 7C80 0x3D 7CC0 0x3D 7CE0 0x3D 7E80 Peripheral Frame 0 Reserved Peripheral Frame 1 (1K x 16, Protected) Peripheral Frame 3 (1.5K x 16, Protected) Peripheral Frame 1 (1.5K x 16, Protected) Reserved Peripheral Frame 2 (4K x 16, Protected) L0 SARAM (2K x 16) (0-Wait, Secure Zone + ECSL, Dual-Mapped) L1 DPSARAM (1K x 16) (0-Wait, Secure Zone + ECSL, CLA Data RAM 0) L2 DPSARAM (1K x 16) (0-Wait, Secure Zone + ECSL, CLA Data RAM 1) L3 DPSARAM (2K x 16) (0-Wait, Secure Zone + ECSL, CLA Prog RAM) Reserved User OTP (1K x 16, Secure Zone + ECSL) Reserved Calibration Data Get_mode function Reserved PARTID 0x3D 7EB0 Calibration Data Reserved 0x3F 0000 0x3F 7FF8 0x3F 8000 0x3F 8800 0x3F E000 0x3F FFC0 FLASH (32K x 16, 8 Sectors, Secure Zone + ECSL) 128-Bit Password L0 SARAM (2K x 16) (0-Wait, Secure Zone + ECSL, Dual-Mapped) Reserved Boot ROM (8K x 16, 0-Wait) Vector (32 Vectors, Enabled if VMAP = 1) A. 内存位置 0x3D7E80-0x3D7EAF 被保留在 TMX 芯片内。 图 3-4. 28031 内存映射 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 23 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 0x00 0000 0x00 0040 0x00 0400 0x00 0800 0x00 0D00 Data Space Prog Space M0 Vector RAM (Enabled if VMAP = 0) M0 SARAM (1K x 16, 0-Wait) M1 SARAM (1K x 16, 0-Wait) Peripheral Frame 0 PIE Vector - RAM (256 x 16) (Enabled if VMAP = 1, ENPIE = 1) Reserved 0x00 0E00 0x00 2000 0x00 6000 0x00 6400 0x00 6A00 0x00 7000 0x00 8000 0x00 8800 0x00 8C00 0x00 9000 0x00 A000 0x3D 7800 0x3D 7C00 0x3D 7C80 0x3D 7CC0 0x3D 7CE0 0x3D 7E80 Peripheral Frame 0 Reserved Peripheral Frame 1 (1K x 16, Protected) Peripheral Frame 3 (1.5K x 16, Protected) Peripheral Frame 1 (1.5K x 16, Protected) Reserved Peripheral Frame 2 (4K x 16, Protected) L0 SARAM (2K x 16) (0-Wait, Secure Zone + ECSL, Dual-Mapped) L1 DPSARAM (1K x 16) (0-Wait, Secure Zone + ECSL, CLA Data RAM 0) L2 DPSARAM (1K x 16) (0-Wait, Secure Zone + ECSL, CLA Data RAM 1) Reserved Reserved User OTP (1K x 16, Secure Zone + ECSL) Reserved Calibration Data Get_mode function Reserved PARTID 0x3D 7EB0 Calibration Data Reserved 0x3F 4000 0x3F 7FF8 0x3F 8000 0x3F 8800 0x3F E000 0x3F FFC0 FLASH (16K x 16, 4 Sectors, Secure Zone + ECSL) 128-Bit Password L0 SARAM (2K x 16) (0-Wait, Secure Zone + ECSL, Dual-Mapped) Reserved Boot ROM (8K x 16, 0-Wait) Vector (32 Vectors, Enabled if VMAP = 1) A. 内存位置 0x3D7E80-0x3D7EAF 被保留在 TMX 芯片内。 图 3-5. 28030 内存映射 www.ti.com.cn 24 功能概述 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 表 3-1. F28034/28035 中闪存扇区的地址 地址范围 0x3E 8000-0x3E 9FFF 0x3E A000-0x3E BFFF 0x3E C000-0x3E DFFF 0x3E E000-0x3E FFFF 0x3F 0000-0x3F 1FFF 0x3F 2000-0x3F 3FFF 0x3F 4000-0x3F 5FFF 0x3F 6000-0x3F 7F7F 0x3F 7F80-0x3F 7FF5 0x3F 7FF6-0x3F 7FF7 0x3F 7FF8-0x3F 7FFF 程序和数据空间 扇区 H (8K x 16) 扇区 G (8K x 16) 扇区 F (8K x 16) 扇区 E (8K x 16) 扇区 D (8K x 16) 扇区 C (8K x 16) 扇区 B (8K x 16) 扇区 A (8K x 16) 当使用 代码安全模块时,编程至 0x0000 引导至闪存进入点 (程序分支指令) 安全密码(128 位) (不要设定为全零) 表 3-2. F28031/28032/28033 中闪存扇区的地址 地址范围 0x3F 0000-0x3F 0FFF 0x3F 1000-0x3F 1FFF 0x3F 2000-0x3F 2FFF 0x3F 3000-0x3F 3FFF 0x3F 4000-0x3F 4FFF 0x3F 5000-0x3F 5FFF 0x3F 6000-0x3F 6FFF 0x3F 7000-0x3F 7F7F 0x3F 7F80-0x3F 7FF5 0x3F 7FF6-0x3F 7FF7 0x3F 7FF8-0x3F 7FFF 程序和数据空间 扇区 H (4K x 16) 扇区 G (4K x 16) 扇区 F (4K x 16) 扇区 E (4K x 16) 扇区 D (4K x 16) 扇区 C (4K x 16) 扇区 B (4K x 16) 扇区 A (4K x 16) 当使用 代码安全模块时,编程至 0x0000。 引导至闪存进入点 (程序分支指令) 安全密码(128 位) (不要设定为全零) 表 3-3. F28030 中闪存扇区的地址 地址范围 0x3F 4000-0x3F 4FFF 0x3F 5000-0x3F 5FFF 0x3F 6000-0x3F 6FFF 0x3F 7000-0x3F 7F7F 0x3F 7F80-0x3F 7FF5 0x3F 7FF6-0x3F 7FF7 0x3F 7FF8-0x3F 7FFF 程序和数据空间 扇区 D (4K x 16) 扇区 C (4K x 16) 扇区 B (4K x 16) 扇区 A (4K x 16) 当使用 代码安全模块时,编程至 0x0000。 引导至闪存进入点 (程序分支指令) 安全密码(128 位) (不要设定为全零) 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 25 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 注 • 当代码安全密码被编辑时,0x3F7F80 到 0x3F7FF5 间的所有地址不能被用作程序代码或 者数据。 这些位置必须被设定为 0x0000。 • 如果代码安全特性未被使用,地址 0x3F 7F80 至 0x3F 7FEF 可被用于代码或者数据。 地 址 0x3F 7FF0-0x3F 7FF5 为数据保留且不能包含程序代码。 表 3-4显示如何处理这些内存地址。 地址 0x3F 7F80-0x3F 7FEF 0x3F 7FF0-0x3F 7FF5 表 3-4. 使用安全代码模块的影响 代码安全被启用 用 0x0000 填充 闪存 代码安全被禁用 应用代码和数据 只为数据保留。 外设帧 1,外设帧 2,以及外设帧 3 被编成一组以使这些块成为受保护的写入/读取外设块。 受保护模式确 保所有到这些块的访问如文档中所描述的一样。 由于此管道,在对不同内存位置读取之前的写入操作将出现 在 CPU 内存总线上相反的顺序。 这会导致特定外设应用中的问题,在此类应用中,用户认为写入会首先发 生(如文档所描述的那样)。 CPU 支持一个块保护模式,在这个模式中,可对一个内存区域进行保护,这 样操作按照本文档所描述的那样发生(代价是额外的周期被添加以校正运行)。 可对这个模式进行编程,并 且缺省情况下,它会保护所选的区域。 针对内存映射区域内不同空间的等待状态列在表 3-5中。 区域 (AREA) M0 和 M1 SARAM 外设帧 0 外设帧 1 外设帧 2 外设帧 3 L0 SARAM L1 SARAM L2 SARAM L3 SARAM OTP 闪存 闪存密码 引导 - ROM 表 3-5. 等待状态 等待状态 (CPU) 0 - 等待 0 - 等待 0 - 等待(写入) 2 - 等待(读取) 0 - 等待(写入) 2 - 写入(读取) 0 - 等待(写入) 2 - 等待(读取) 0 - 等待数据和程序 0 - 等待数据和程序 0 - 等待数据和程序 0 - 等待数据和程序 可编程 1 - 等待最小 可编程 0 - 页式等待最小值 1 - 随机等待最小值 随机等待≥页式等待 16 0 - 等待 固定的 注释 周期可由已生成的外设扩展。 到外设帧 1 寄存器的背靠背写入操作将生成一个 1 周期停止(1 周期延 迟)。 固定的 周期不可由外设扩展。 假定 CPU 和 CLA 间无冲突。 周期可由已生成的外设扩展。 假定没有 CPU 冲突 假定没有 CPU 冲突 假定没有 CPU 冲突 假定没有 CPU 冲突 由闪存寄存器设定。 1 - 等待是等待状态所允许的最小数。 由闪存寄存器设定。 密码位置的等待状态是固定的。 26 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 3.3 简要说明 3.3.1 CPU 2803x(C28x) 系列是 TMS320C2000™ 微控制器 (MCU) 平台的产品成员。 基于 C28x 的控制器具有与现有 C28x MCU 一样的 32 位定点架构。 它是一个高效的 C/C++ 引擎,使得用户不仅能够用高级语言开发他们 的控制系统,还能够使用 C/C++ 开发算术算法。 此器件在处理 MCU 算术任务时与处理系统控制任务时同 样有效,而系统控制任务通常由微控制器器件处理。 这样的效率在很多系统中省却了对第二个处理器的需 要。 32 x 32 位 MAC 64 位处理能力使得控制器能够有效地处理更高的数字分辨率问题。 添加了带有关键 寄存器自动环境保存的快速中断响应,使得一个器件能够用最小的延迟处理很多异步事件。 此器件有一个具 有流水线式存储器访问的 8 级深受保护管道。 这个流水线式操作使得此器件能够在高速执行而无需求助于 昂贵的高速存储器。 特别分支超前硬件大大减少了条件不连续而带来的延迟。 特殊存储条件操作进一步提 升了性能。 3.3.2 控制律加速器 (CLA) C28x 控制律加速器是一款单精度(32 位)浮点单元,此单元通过添加并行处理能力扩展了 C28x CPU 的处 理能力。 CLA 是一款独立的处理器,此处理器具有其自己的总线结构、取指令机制、和管道。 可指定 8 个 独立的 CLA 任务、或者例程。 每个任务由软件或者诸如 ADC,一个 ePWM,eCAP,或者 CPU 定时器 0 启动。CLA 每次完整执行一个任务。 当一个任务完成时,主 CPU 被告知一个到 PIE 的中断,而 CLA 自动 开始下一个高优先级待处理的任务。 CLA 能够直接访问 ADC 结果寄存器和 ePWM+HRPWM 寄存器。 专 用消息 RAM 提供了一个在主 CPU 和 CLA 之间传递附加数据的方法。 3.3.3 内存总线(哈弗总线架构) 与很对 MCU 类型器件一样,多总线被用于在内存和外设以及 CPU 之间移动数据。 此内存总线架构包含一 个程序读取总线、数据读取总线、和数据写入总线。 此程序读取总线由 22 条地址线路和 32 条数据线路组 成。 数据读取和写入总线由 32 条地址线路和 32 条数据线路组成。 32 位宽数据总线可实现单周期 32 位运 行。 多总线结构,通常称为哈弗总线,使得 C28x 能够在一个单周期内取一个指令、读取一个数据值和写入 一个数据值。 所有连接在内存总线上的外设和内存优先内存访问。 总的来说,内存总线访问的优先级可概 括如下: 最高级: 数据写入 程序写入 (内存总线上不能同时进行数据和程序写入。) (内存总线上不能同时进行数据和程序写入。) 数据读取 程序读取 (内存总线上不能同时进行程序读取和取指令。) 最低级: 取指令 (内存总线上不能同时进行程序读取和取指令。) 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 27 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 3.3.4 外设总线 为了在多种德州仪器 (TI) MCU 器件系列间实现外设迁移,此器件采用一个针对外设互连的外设总线标准。 外设总线桥复用了多种总线,此总线将处理器内存总线组装进一个由 16 条地址线路和 16 或者 32 条数据线 和相关控制信号组成的单总线中。 支持外设总线的三个版本。 一个版本只支持 16 位访问(被称为外设帧 2)。 另外版本支持 16 位和 32 位访问(被称为外设帧 1)。第三版本支持 CLA 访问和 16 位以及 32 位访 问(被称为外设帧 3)。 3.3.5 实时 JTAG 和分析 此器件执行标准 IEEE 1149.1 JTAG (1) 接口用于基于电路内的调试。 此外,此器件支持实时模式运行,此 运行模式可在处理器正在运行和执行代码且处理中断的同时允许修改内存内容、外设、和寄存器位置。 用户 也可以通过非时间关键代码进行单步操作,同时可在没有干扰的情况下启用将被处理的时间关键中断。 此器 件在 CPU 的硬件内执行实时模式。 这是 28x 系列器件所特有的特性,无需软件监控。 此外,还提供了特 别分析硬件以实现硬件断电或者数据/地址观察点的设置并当一个匹配发生时生成不同的用户可选中断事件。 这些器件不支持边界扫描;然而,如果将下面的因素考虑在内的话,也可提供 IDCODE 和 BYPASS(旁 路) 特性。 缺省情况下不支持 IDCODE。 用户需要搜索 JTAG 的 SHIFT IR 和 SHIFT DR 状态序列来获得 IDCODE。 对于 BYPASS 指令,第一个被移位的 DR 值应该为 1。 3.3.6 闪存 F28035/34 器件包含 64K x 16 的嵌入式闪存存储器,被分别放置在 8 个 8K x 16 扇区内。 F28033/32/31 器件包含 32K x 16 的嵌入式闪存存储器,被分别放置在 8 个 4K x 16 扇区内。 F28030 器件包含 16K x 16 的嵌入式闪存存储器,被分别放置在 4 个 4K x 16 扇区内。 所有器件还包含一个单 1K x 16 OTP 内存,其 地址范围为 0x3D 7800-0x3D 7BFF。 用户能够在不改变其它扇区的同时单独擦除、编辑、和验证一个闪存 扇区。 然而,不能使用闪存的一个扇区或者这个 OTP 来执行擦除/编辑其它扇区的闪存算法。 提供了特殊 内存流水线操作以使闪存模块实现更高性能。 闪存 / OTP 被映射到程序和数据空间;因此,它可被用于执 行代码或者存储数据信息。 地址 0x3F 7FF0-0x3F 7FF5 为数据变量保留且不能包含程序代码。 注 闪存和 OTP 写入状态可由应用配置。 这使得运行在较低频率上的应用能够将闪存配置为使用 较少的等待状态。 可通过在闪存选项寄存器中启用闪存流水线操作模式来提升闪存的效能。 这个模式被启用时, 线性代码执行的效能将远远快于只由等待状态配置所表示的原始性能。 使用闪存管道模式的准 确性能增加依应用而定。 与闪存选项、闪存等待状态、和 OTP 等待状态寄存器相关的更多信息,请见TMS320x2803x Piccolo 系统控制和中断参考指南》(文献编号SPRUGL8)。 3.3.7 M0,M1 SARAM 所有器件包含这两块单周期访问内存,每一个的大小为 1K x 16。 复位时,堆栈指针指向块 M1 的开始位 置。 M0 和 M1 块,与所有其它 C28x 器件上的内存块一样,被映射到程序和数据空间。 因此,用户能够使 用 M0 和 M1 来执行代码或者用于数据变量。 分区在连接器内执行。 C28x 器件提供了一个到编程器的统一 内存映射。 这使得用高级语言编程变得更加容易。 3.3.8 L0 SARAM,和 L1,L2,和 L3 DPSARAM 器件含有最多多达 8K x 16 的单一访问 RAM。 为了确定一个指定器件的准确大小,请见节 3.2中的器件专 用内存映射图表。 这个块被映射到程序和数据空间。 块 0 的大小为 2K 并且双映射至程序和数据空间。 块 L1 和 L2 大小均为 1K 并且与 CLA 共用,CLA 可利用这些块用于其数据空间。 块 L3 大小为 4K(在 28031 器件上为 2K)并且与 CLA 共用,CLA 可利用这个块用于其程序空间。 DPSARAM 是指这些块的双端口配 置。 (1) IEEE 标准 1149.1-1990 标准测试端口和边界扫面架构 28 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 3.3.9 引导 ROM 引导 ROM 由厂家使用引导载入软件进行设定。 提供的引导模式信号告诉引导加载软件在加电时使用哪种引 导模式。 用户能够选择正常引导或者从外部连接下载新软件或者选择在内部闪存 / ROM 中编辑的引导软 件。 引导 ROM 还包含用于数学相关算法中的标准表,例如 SIN/COS 波形。 模式 3 2 1 0 EMU GPIO37/TDO 1 1 0 0 x 表 3-6. 引导模式选择 GPIO34/COMP2OUT/ COMP3OUT 1 0 1 0 x TRST 0 0 0 0 1 模式 取模式 (GetMode) 等待(说明请见节 3.3.10) SCI 并行 IO 仿真引导 3.3.9.1 仿真引导 当仿真器被连接时,GPIO37/TDO 引脚不能被用于引导模式选择。 在这种情况下,引导 ROM 检测一个被 连接的仿真器并使用 PIE 矢量表中两个被保留的 SARAM 位置内的内容来确定引导模式。 如果两个位置内 的内容均无效,那么使用等待引导选项。 可在仿真引导中访问所有引导模式选项。 3.3.9.2 GetMode GetMode的缺省运行状态选项为引导至闪存。 通过在 OTP 中设定两个位置,这个运行状态能够被改变为其 它的引导选项。 如果两个 OTP 位置的内容均为无效,那么引导至闪存。 可指定下列加载器中的一 个:SCI,SPI,I2C,CAN,或者 OTP。 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 29 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 3.3.9.3 引导加载器使用的外设引脚 表 3-7显示了每一个外设引导加载器所使用的 GPIO 引脚。 参考 GPIO 复用表以检查您是否希望将这些与任 一外设的冲突使用到您的应用中。 引导加载器 SCI 并行引导 SPI IC2 CAN 表 3-7. 外设引导加载引脚 外设加载器引脚 SCIRXDA (GPIO28) SCITXDA (GPIO29) 数据(GPIO31,30,5:0) 28x 控制(AIO6) 主机控制(AIO12) SPISIMOA (GPIO16) SPISOMIA (GPIO17) SPICLKA (GPIO18) SPISTEA(GPIO19) SDAA (GPIO32) SCLA (GPIO33) CANRXA (GPIO30) CANTXA (GPIO31) 3.3.10 安全性 此器件支持高级安全性以保护用户固件不受反向工程的损坏。 这个安全性特有一个 128 位密码(针对 16 个 等待状态的硬编码),此密码由用户编辑入闪存。 一个代码安全模块 (CSM) 用于保护闪存 / OTP 和 L0/L1 SARAM 块。 这个安全特性防止未经授权的用户通过 JTAG 端口检查内存内容,从外部内存执行代码或者试 图引导加载一些将会输出安全内存内容的恶意软件。 为了启用到安全块的访问,用户必须写入与存储在闪存 密码位置内的值相匹配的正确的 128 位 KEY(密钥)值。 除了 CSM,仿真代码安全逻辑电路 (ECSL) 也已经被实现来防止未经授权的用户安全代码。 在仿真器连接 时,任何对于闪存、用户 OTP、或者 L0 内存的代码或者数据访问将生成 ECSL 错误并断开仿真连接。 为 了实现安全代码仿真,同时保持 CSM 安全内存读取,用户必须向 KEY 寄存器的低 64 位写入正确的值,这 个值与存储在闪存密码位置的低 64 位的值相符合。 请注意仍须执行闪存内所有 128 位密码的假读取。 如 果密码位置的低 64 位为全 1(未被编辑),那么无须符合 KEY 值。 当使用闪存内被编辑的密码位置(即,安全的)进行最初调试时,CPU 将开始运行并可执行一个指令来访 问一个受保护的 ECSL 区域。 如果这一情况发生,ECSL 将发生错误并使仿真器连接被断开。 30 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 这个解决方案是为了使用等待引导选项。 这将进入一个软件断点周围的环路以在触发安全错误的情况下实现 仿真器连接。 Piccolo 器件不支持一个硬件复位等待模式。 注 • 当代码安全密码被编辑时,0x3F7F80 到 0x3F7FF5 间的所有地址不能被用作程序代码或 者数据。 这些位置必须被设定为 0x0000。 • 如果代码安全特性未被使用,地址 0x3F7F80 至 0x3F7FEF 可被用于代码或者数据。 地址 0x3F7FF0-0x3F7FF5 为数据保留且不能包含程序代码。 128 位密码(位于 0x3F 7FF8-0x3F 7FFF)必须被设定为全 0。 这样做的话将永久锁住此器 件。 代码安全模块免责声明 Disclaimer 这个器件所包含的代码安全模块 (CSM) 被设计用于对存储在相关内存(ROM 或者闪存)中的 数据进行密码保护并且由德州仪器 (TI) 提供质量保证,与其标准条款和条件相一致,符合 TI 发布的规范以获得适用于这个器件的保修期。 但是,TI 不保证或表示 CSM 不会被危害或破坏,或不能通过其它方法存取关联的存储器中存 储的数据。 而且,除了上述内容外,TI 也未对本器件的 CSM 或操作做任何保证或表示,包括 任何隐含的用于特定用途的商用性或适用性保证。 在任何情况下,TI 对以任何方法使用 CSM 或本器件产生的任何必然、特殊、间接、偶然或严 重伤害不负任何责任,无论 TI 是否被告知存在这种伤害的可能性。 排除的损害包括但不限于 数据丢失、信誉损失、无法使用、业务中断或其它经济损失。 3.3.11 外设中断扩展 (PIE) 块 PIE 块将许多中断源复用至中断输入的较小的集合中。 PIE 块能够支持多达 96 个外设中断。 在F2803x 上,外设使用 96 可能中断中的54个。 96 个中断被分成 8 组,每组被提供 12 个 CPU 中断线(INT1 或者 INT12)中的 1 个。 96 个中断中的每一个中断由其存储在一个可被用户写覆盖的专用 RAM 块中的矢量支 持。 在处理这个中断时,这个矢量由 CPU 自动抽取。 抽取这个矢量以及保存关键 CPU 寄存器将花费 8 个 CPU 时钟周期。 因此 CPU 能够对中断事件作出快速响应。 可以通过硬件和软件控制中断的优先级。 每个 中断都可以在 PIE 块内启用/禁用。 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 31 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 3.3.12 外部中断 (XINT1-XINT3) 此器件支持 3 个被屏蔽的外部中断 (XINT1-XINT3)。 每一个中断可被选择成负边沿、正边沿、或者二者触 发并能够被启用/禁用。 这些中断还包含一个 16 位自由运行的上数计数器,当检测到一个有效的中断边沿 时,该计数器复位为 0。 这个计数器可被用于为中断精确计时。 没有用于外部引脚的专用引脚。 XINT1,XINT2,和 XINT3 中断可接受来自 GPIO0-GPIO3 引脚的输入。 3.3.13 内部零引脚振荡器、振荡器、和 PLL 此器件可由两个内部零引脚振荡器、一个外部振荡器、或者一个连接至片载振荡器电路的晶振中的任一个计 时。 一个提供的 PLL 支持高达 12 个输入时钟缩放比。 PLL 比率可用软件中在器件运行时更改,这使得用 户在需要低功耗运行时能够按比例降低运行频率。 时序细节,请参考Section 6,电气规范。 PLL 块可被设 定为旁路模式。 3.3.14 安全装置 每个器件包含两个安全装置:CPU 安全装置监控内核,而 NMI 安全装置是一个丢失时钟检测电路。 用户软 件必须在特定的期限内定期复位 CPU 安全装置计数器;否则,CPU 安全装置将生产一个到处理器的复位。 如果需要,可将 CPU 安全装置禁用。 只有在发生一个时钟故障的情况下,NMI 安全装置才起作用并可生成 一个中断或者一个器件复位。 3.3.15 外设时钟 在外设闲置时,到每一个独立外设的时钟可被启用/禁用以减少功耗。 此外,到串行端口(除了 I2C)的系 统时钟可按照 CPU 时钟进行缩放。 3.3.16 低功耗模式 此器件是完全静态 CMOS 器件。 提供三个低功耗模式: IDLE(闲 置): 将 CPU 置于低功耗模式。 可有选择性地关闭外设时钟并且只有那些在 IDLE 期间需要 运行的外设保持运行状态。 来自激活外设或者安全装置定时器的已启用的中断将把处 理器从 IDLE 模式中唤醒。 STANDBY 关闭到 CPU 和外设的时钟。 在这个模式下,振荡器和 PLL 仍然运行。 一个外部中断 (待机): 事件将唤醒处理器和外设。 在检测到中断事件之后的下一个有效周期上,执行开始。 HALT(暂 停): 基本上,这个模式关断器件并将器件置于尽可能低的功耗模式中。 如果内部零引脚振 荡器被用作时钟源,缺省情况下,HALT 模式将它们关闭。 为了防止这些振荡器被关 闭,可使用 CLKCTL 寄存器内的 INTOSCnHALTI 位。 这样,零引脚振荡器可在这个 模式下中被用于为 CPU 安全装置计时。 如果片载晶体振荡器被用作时钟源,在这个模 式中,它将被关闭。 一个复位或者一个外部信号(通过一个 GPIO 引脚)或者 CPU 安 全装置能够将器件从这个模式唤醒。 在试图将器件置于 HALT 或者 STANDBY 模式前,CPU 时钟 (OSCCLK) 和 WDCLK 应来自同一个时钟 源。 32 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 3.3.17 外设帧 0,1,2,3 (PFn) 此器件将外设分成四个部分。 外设映射如下: PF0 PIE: : PIE 中断启用和控制寄存器加上 PIE 矢量表 闪存: 闪存写入状态寄存器 定时器: CPU - 定时器 0,1,2 寄存器 CSM: ADC: CLA 代码安全模块 KEY 寄存器 ADC 结果寄存器 控制律加速器寄存器和消息 RAM PF1 GPIO: : GPIO 复用配置和控制寄存器 eCAN: 增强型控制局域网配置和控制寄存器 LIN: eCAP: eQEP: 本地互联网络配置和控制寄存器 增强型捕捉模块和寄存器 增强型正交解码器脉冲模块和寄存器 HRCAP: PF2 SYS: : 高分辨率捕捉模块和寄存器 系统控制寄存器 SCI: SPI: ADC: 串行通信接口 (SCI) 控制和 RX/TX 寄存器 串行端口接口 (SPI) 和 RX/TX 寄存器 ADC 状态、控制、和配置寄存器 IC2: XINT: 集成电路间模块和寄存器 外部中断寄存器 PF3 ePWM: : 增强型脉冲宽度调制器模块和寄存器 HRPWM: 高分辨率脉宽调制器寄存器 比较器: 比较器模块: 3.3.18 通用输入/输出 (GPIO) 复用器 大多数的外设信号与通用输入/输出 (GPIO) 信号复用。 这使得用户能够在外设信号或者功能不使用时将一个 引脚用作 GPIO。 复位时,GPIO 引脚被配置为输入。 针对 GPIO 模式或者外设信号模式,用户能够独立设 定每一个引脚。 对于特定的输入,用户也可以选择输入限定周期的数量。 这是为了过滤掉有害的噪音毛刺 脉冲。 GPIO 信号也可被用于使器件脱离特定低功耗模式。 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 33 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 3.3.19 32 位 CPU 定时器 (0,1,2) CPU 定时器 0,1,和 2 是完全一样的 32 位定时器,这些定时器带有可预先设定的周期和 16 位时钟预分 频。 此定时器有一个 32 位倒计数寄存器,此寄存器在计数器达到 0 时生成一个中断。 这个计数器的减量 为被预分频值设置所分频的 CPU 时钟速度的值。 当此计数器达到 0 时,它自动重新载入一个 32 位的周期 值。 CPU 定时器 0 为通用定时器并被连接至 PIE 块。 CPU 定时器 1 为通用定时器并被连接至 CPU 的 INT13。 CPU 定时器 2 为 DSP/BIOS 保留。 它被连接至 CPU 的 INT14。 如果 DSP/BIOS 未被使用,CPU 定时器 2 也可称为通用定时器。 CPU 定时器 2 可由下列任一器件计时: • SYSCLKOUT(默认) • 内部零引脚振荡器 1 (INTOSC1) • 内部零引脚振荡器 2 (INTOSC2) • 外部时钟源 3.3.20 控制外设 此器件支持下列用于嵌入式控制和通信的外设: ePWM: eCAP: eQEP: ADC: 比较器: HRCAP: 增强型 PWM 外设支持针对前缘/后缘边沿、被锁存的/逐周期机制的独立的/互补的 PWM 生成,可调节死区生成。 一些 PWM 引脚支持 HRPWM 高分辨率占空比和周 期特性。 2803x器件上的类型 1 模块也支持增加的死区分辨率、增强型片上系统 (SOC) 和中断生成、和包括基于比较器输出的触发功能的高级触发。 这个增强型捕捉外设使用一个 32 位时基并在连续/单次捕捉模式中记录多达四个可 编程事件。 这个外设也被可被配置为生成一个辅助 PWN 信号。 增强型 QEP 外设使用一个 32 位位置计数器,使用捕捉单元和一个 32 位单元定时 器分别支持低速测量和高速测量。 这个外设有一个安全装置定时器来检测电机停转 和输入错误检测逻辑电路来识别 QEP 信号中的同步边沿转换。 ADC 块是一个 12 位转换器。 根据器件的不同,它有多达16个单端通道输出引脚。 它包含两个用于同步采样的采样保持单元。 每个比较器块由一个模拟比较器连同一个为比较器的一个输入供电的内部 10 位基准 组成。 这个高分辨率捕捉外设通过一个为 HCCAPCLK 计时的 16 位计数器运行在正常捕捉 模式或者通过采用与一个 TI 提供的校准库协同工作的内置校准逻辑运行在高分辨率 捕捉模式下。 34 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 3.3.21 串行端口外设 此器件支持下列的串行通信外设: SPI: SCI: I2C: eCAN: LIN: SPI 是一个高速、同步串行 I/O 端口,此端口可在设定的位传输速率上将一个设定长 度(1 至 16 位)的串行比特流被移入和移出器件。 通常,SPI 用于 MCU 和外部外 设或者其它处理器之间的通信。 典型应用包括外部 I/O 或者从诸如移位寄存器、显 示驱动器、和 ADC 等器件的外设扩展。 多器件通信由 SPI 主控/受控操作支持。 SPI 包含一个用于减少中断处理开销的 4 级接收和发送 FIFO。 串行通信接口是一个两线制异步串行端口,通常被称为 UART。 SCI 包含一个用于 减少中断处理开销的 4 级接收和发送 FIFO。 内部集成电路 (I2C) 模块提供一个 MCU 和其它器件(符合飞利浦半导体内部 IC 总 线 (I2C-bus) 规范版本 2.1 并由一个 I2C-bus 相连)间的接口。 通过这个 I2C 模 块,连接在这个两线制总线上的外部组件能够发送高达 8 位数据到 MCU,或者从 MCU 接收高达 8 位数据。 I2C 包含一个用于减少中断处理开销的 4 级接收和发送 FIFO。 这是 CAN 外设的增强型版本。 它支持 32 个邮箱、消息时间戳、并与 CAN 2.0B 兼 容。 LIN 1.3 或者 2.0 兼容外设 可被配置为额外的 SCI 端口 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 35 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 3.4 寄存器映射 此器件包含4个外设寄存器空间。 这些空间分类如下: 外设帧 0: 这些是直接映射到 CPU 内存总线的外设。 请参阅表 3-8。 外设帧 1: 外设帧 2: 这些是映射到 32 位外设总线的外设。 请参阅表 3-9。 这些是映射到 16 位外设总线的外设。 请参阅表 3-10。 外设帧 3: 这些是映射到 32 位外设总线并可由 CLA 访问的外设。 请参阅表 3-11。 表 3-8. 外设帧 0 寄存器(1) 名称 器件仿真寄存器 系统功率控制寄存器 闪存寄存器 (3) 代码安全模块寄存器 ADC 寄存器 (0 等待只读) CPU - 定时器 0/1/2 寄存器 PIE 寄存器 PIE 矢量表 CLA 寄存器 CLA 到 CPU 消息 RAM(CPU 写入被忽略) CPU 到 CLA 消息 RAM(CLA 写入被忽略) 地址范围 0x00 0880-0x00 0984 0x00 0985-0x00 0987 0x00 0A80-0x00 0ADF 0x00 0AE0-0x00 0AEF 0x00 0B00-0x00 0B0F 0x00 0C00-0x00 0C3F 0x00 0CE0-0x00 0CFF 0x00 0D00-0x00 0DFF 0x00 1400-0x00 147F 0x00 1480-0x00 14FF 0x00 1500-0x00 157F 大小 (x16) 261 3 96 16 16 64 32 256 128 128 128 受保护的 EALLOW(2) 支持 支持 支持 支持 否 否 否 否 支持 不适用 不适用 (1) 在帧 0 中的寄存器支持 16 位和 32 位访问。 (2) 如果寄存器是 EALLOW 受保护的,那么在 EALLOW 指令被执行前写入不能被执行。 EDIS 指令禁用写入以防止杂散代码或指针破坏寄存 器内容。 (3) 闪存寄存器也受到代码安全模块 (CSM) 的保护。 表 3-9. 外设帧 1 寄存器 eCAN-A 寄存器 eCAP1 寄存器 HRCAP1 寄存器 HRCAP2 寄存器 eQEP1 寄存器 LIN-A 寄存器 GPIO 寄存器 名称 地址范围 0x00 6000-0x00 61FF 0x00 6A00-0x00 6A1F 0x00 6AC0-0x00 6ADF 0x00 6AE0-0x00 6AFF 0x00 6B00-0x00 6B3F 6x00 6C00-0x00 0C7F 0x00 6F80-0x00 6FFF (1) 一些寄存器是受 EALLOW 保护的。 详细信息请见模块参考指南。 大小 (x 16) 512 32 32 32 64 128 128 受 EALLOW 保护 (1) 否 (1) (1) (1) (1) (1) 36 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn 表 3-10. 外设帧 2 寄存器 名称 系统控制寄存器 SPI-A 寄存器 SCI-A 寄存器 NMI 安全装置中断寄存器 外部中断寄存器 ADC 寄存器 I2C-A 寄存器 SPI-B 寄存器 地址范围 0x00 7010-0x00 702F 0x00 7040-0x00 704F 0x00 7050-0x00 705F 0x00 7060-0x00 706F 0x00 7070-0x00 707F 0x00 7100-0x00 717F 0x00 7900-0x00 793F 0x00 7740-0x00 774F (1) 一些寄存器是受 EALLOW 保护的。 详细信息请见模块参考指南。 表 3-11. 外设帧 3 寄存器 名称 地址范围 比较器 1 寄存器 0x00 6400-0x00 641F 比较器 2 寄存器 0x00 6420-0x00 643F 比较器 3 寄存器 0x00 6440-0x00 645F ePWM1 + HRPWM1 寄存器 0x00 6800-0x00 683F ePWM2 + HRPWM2 寄存器 0x00 6840-0x00 687F ePWM3 + HRPWM3 寄存器 0x00 6880-0x00 68BF ePWM4 + HRPWM4 寄存器 0x00 68C0-0x00 68FF ePWM5 + HRPWM5 寄存器 0x00 6900-0x00 693F ePWM6 + HRPWM6 寄存器 0x00 6940-0x00 697F ePWM7 + HRPWM7 寄存器 0x00 6980-0x00 69BF (1) 一些寄存器是受 EALLOW 保护的。 详细信息请见模块参考指南。 ZHCS864I – APRIL 2009 – REVISED JULY 2012 大小 (x 16) 32 16 16 16 16 128 64 16 受 EALLOW 保护 支持 否 否 支持 支持 (1) (1) 否 大小 (x 16) 32 32 32 64 64 64 64 64 64 64 受 EALLOW 保护的 (1) (1) (1) (1) (1) (1) (1) (1) (1) (1) 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 37 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 3.5 器件仿真寄存器 这些寄存器用于控制 C28x CPU 的保护模式和监视某些关键器件信号。 表 3-12中定义了这些寄存器。 表 3-12. 器件仿真寄存器 名称 地址范围 大小 (x 16) 说明 DEVICECNF PARTID (1) 0x0880 0x0881 0x3D 7E80 2 器件配置寄存器 1 部件 ID 寄存器 TMS320F28035PN 0x00BF TMS320F28035PAG 0x00BE TMS320F28035RSH 0x00BD TMS320F28034PN 0x00BB TMS320F28034PAG 0x00BA TMS320F28034RSH 0x00B9 TMS320F28033PN 0x00B7 TMS320F28033PAG 0x00B6 TMS320F28033RSH 0x00B5 TMS320F28032PN 0x00B3 TMS320F28032PAG 0x00B2 TMS320F28032RSH 0x00B1 TMS320F28031PN 0x00AF TMS320F28031PAG 0x00AE TMS320F28031RSH 0x00AD TMS320F28030PN 0x00AB TMS320F28030PAG 0x00AA TMS320F28030RSH 0x00A9 CLASSID 0x0882 1 类别 ID 寄存器 TMS320F28035 0x00BF TMS320F28034 0x00BB TMS320F28033 0x00B7 TMS320F28032 0x00B3 TMS320F28031 0x00AF TMS320F28030 0x00AB REVID 0x0883 1 修订版本 ID 寄存器 0x0000 - 芯片修订版本 0 - TMS 0x0001 - 芯片修订版本 A - TMS (1) 对于 TMS320F2803x 器件,PARTID 寄存器位置与 TMS320F2802x 器件的位置 0x3D7FFF 不同。 受 EALLOW 保护 的 支持 否 否 否 38 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn 3.6 中断 图 3-6显示了不同的中断源是如何被复用的。 ZHCS864I – APRIL 2009 – REVISED JULY 2012 INT1 to INT12 C28 Core INT13 INT14 NMI Peripherals (SPI, SCI, ePWM, I2C, HRPWM, HRCAP, eCAP, ADC, eQEP, CLA, LIN, eCAN) WAKEINT Sync WDINT Watchdog LPMINT Low Power Modes XINT1 XINT2 MUX SYSCLKOUT Interrupt Control XINT1 XINT1CR(15:0) XINT2CTR(15:0) GPIOXINT1SEL(4:0) XINT2SOC ADC MUX Interrupt Control XINT2CR(15:0) XINT2 XINT3CTR(15:0) GPIOXINT2SEL(4:0) PIE Up to 96 Interrupts TINT1 TINT2 XINT3 TINT0 Interrupt Control XINT3CR(15:0) XINT3CTR(15:0) XINT3 GPIOXINT3SEL(4:0) MUX GPIO0.int GPIO MUX GPIO31.int CPU TIMER 0 CPU TIMER 1 CPU TIMER 2 CPUTMR2CLK NMI interrupt with watchdog function (See the NMI Watchdog section.) CLOCKFAIL NMIRS System Control (See the System Control section.) 图 3-6. 外部和 PIE 中断源 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 39 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 8 个 PIE 块中断被组合进一个 CPU 中断中。 12 个 CPU 中断组,每组 8 个中断,总共 96 个中断。表 3-13 显示了2803x器件所用的中断。 TRAP #Vectornumber(矢量号)指令将程序控制发送至与指定的矢量相对用的中断处理例程。 TRAP #0 尝试传送程序控制到复位矢量所指向的地址。 然而,PIE 矢量表不含复位矢量。 因此,当 PIE 被启用 时,TRAP #0 不应被使用。 这样做将导致未定义的运行状态。 当 PIE 被启用时,TRAP #1 至 TRAP #12 将传送程序控制到与 PIE 组中第一个矢量相对应的中断处理例 程。 例如:TRAP #1 从 INT1.1 取矢量,TRAP #2 从 INT2.1 取矢量,以此类推。 INT1 INT2 INT11 INT12 IFR[12:1] (Flag) IER[12:1] (Enable) INTM MUX 1 0 Global Enable CPU INTx MUX PIEACKx (Enable/Flag) (Enable) PIEIERx[8:1] (Flag) PIEIFRx[8:1] 图 3-7. 使用 PIE 块的中断复用 INTx.1 INTx.2 INTx.3 INTx.4 INTx.5 INTx.6 INTx.7 INTx.8 From Peripherals or External Interrupts 40 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 表 3-13. PIE 多路复用的外设中断矢量表(1) INT1.y INT2.y INT3.y INT4.y INT5.y INT6.y INT7.y INT8.y INT9.y INT10.y INT11.y INT12.y INTx.8 WAKEINT (LPM/WD) 0xD4E 被保留 0xD5E 被保留 0xD6E HRCAP2_INT (HRCAP2) 0xD7E 被保留 0xD8E 被保留 0xD9E 被保留 0xDAE 被保留 0xDBE 被保留 0xDCE ADCINT8 (ADC) 0xDDE CLA1_INT8 (CLA) 0xDEE LUF (CLA) 0xDFE INTx.7 TINT0 (定时器 0) 0xD4C EPWM7_TZINT (ePWM7) 0xD5C EPWM7_INT (ePWM7) 0xD6C HRCAP1_INT (HRCAP1) 0xD7C 被保留 0xD8C 被保留 0xD9C 被保留 0xDAC 被保留 0xDBC 被保留 0xDCC ADCINT7 (ADC) 0xDDC CLA1_INT7 (CLA) 0xDEC LVF (CLA) 0xDFC INTx.6 ADCINT9 (ADC) 0xD4A EPWM6_TZINT (ePWM6) 0xD5A EPWM6_INT (ePWM6) 0xD6A 被保留 0xD7A 被保留 0xD8A 被保留 0xD9A 被保留 0xDAA 被保留 0xDBA ECAN1_INTA (CAN-A) 0xDCA ADCINT6 (ADC) 0xDDA CLA1_INT6 (CLA) 0xDEA 被保留 0xDFA INTx.5 XINT2 外部内部2 0xD48 EPWM5_TZINT (ePWM5) 0xD58 EPWM5_INT (ePWM5) 0xD68 被保留 0xD78 被保留 0xD88 被保留 0xD98 被保留 0xDA8 被保留 0xDB8 ECAN0_INTA (CAN-A) 0xDC8 ADCINT5 (ADC) 0xDD8 CLA1_INT5 (CLA) 0xDE8 被保留 0xDF8 INTx.4 XINT1 外部内部1 0xD46 EPWM4_ TZINT (ePWM4) 0xD56 EPWM4_INT (ePWM4) 0xD66 被保留 0xD76 被保留 0xD86 SPITXINTB (SPI-B) 0xD96 被保留 0xDA6 被保留 0xDB6 LIN1_INTA (LIN-A) 0xDC6 ADCINT4 (ADC) 0xDD6 CLA1_INT4 (CLA) 0xDE6 被保留 0xDF6 INTx.3 被保留 0xD44 EPWM3_ TZINT (ePWM3) 0xD54 EPWM3_INT (ePWM3) 0xD64 被保留 0xD74 被保留 0xD84 SPIRXINTB (SPI-B) 0xD94 被保留 0xDA4 被保留 0xDB4 LIN0_INTA (LIN-A) 0xDC4 ADCINT3 (ADC) 0xDD4 CLA1_INT3 (CLA) 0xDE4 被保留 0xDF4 INTx.2 ADCINT2 (ADC) 0xD42 EPWM2_ TZINT (ePWM2) 0xD52 EPWM2_INT (ePWM2) 0xD62 被保留 0xD72 被保留 0xD82 SPITXINTA (SPI-A) 0xD92 被保留 0xDA2 I2CINT2A (I2C-A) 0xDB2 SCITXINTA (SCI-A) 0xDC2 ADCINT2 (ADC) 0xDD2 CLA1_INT2 (CLA) 0xDE2 被保留 0xDF2 INTx.1 ADCINT1 (ADC) 0xD40 EPWM1_ TZINT (ePWM1) 0xD50 EPWM1_INT (ePWM1) 0xD60 ECAP1_INT (eCAP1) 0xD70 EQEP1_INT (eQEP1) 0xD80 SPIRXINTA (SPI-A) 0xD90 被保留 0xDA0 I2CINT1A (I2C-A) 0xDB0 SCIRXINTA (SCI-A) 0xDC0 ADCINT1 (ADC) 0xDD0 CLA1_INT1 (CLA) 0xDE0 XINT3 外部 内部 3 0xDF0 (1) 在 96 个可能的中断中,有一些是不使用的。 这些中断是为以后的器件所保留的。 如果它们在 PIEIFRx 级被启用并且这个组中的中断没有 一个被外设使用,这些中断可被用作软件中断。 否则,在意外地清除它们的标志同时修改 PIEIFR 的情况下,来自外设的中断也许会丢 失。 总的来说,在两个安全情况下,被保留的中断可被用作软件中断: • 组内没有外设使中断有效。 • 没有外设中断被分配给组(例如,PIE 组 7)。 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 41 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 表 3-14. PIE 配置和控制寄存器 名称 地址 大小 (x 16) 说明 (1) PIECTRL 0x0CE0 1 PIE,控制寄存器 PIEACK 0x0CE1 1 PIE,确认寄存器 PIEIER1 0x0CE2 1 PIE,INT1 组启用寄存器 PIEIFR1 0x0CE3 1 PIE,INT1 组标志寄存器 PIEIER2 0x0CE4 1 PIE,INT2 组启用寄存器 PIEIFR2 0x0CE5 1 PIE,INT2 组标志寄存器 PIEIER3 0x0CE6 1 PIE,INT3 组启用寄存器 PIEIFR3 0x0CE7 1 PIE,INT3 组标志寄存器 PIEIER4 0x0CE8 1 PIE,INT4 组启用寄存器 PIEIFR4 0x0CE9 1 PIE,INT4 组标志寄存器 PIEIER5 0x0CEA 1 PIE,INT5 组启用寄存器 PIEIFR5 0x0CEB 1 PIE,INT5 组标志寄存器 PIEIER6 0x0CEC 1 PIE,INT6 组启用寄存器 PIEIFR6 0x0CED 1 PIE,INT6 组标志寄存器 PIEIER7 0x0CEE 1 PIE,INT7 组启用寄存器 PIEIFR7 0x0CEF 1 PIE,INT7 组标志寄存器 PIEIER8 0x0CF0 1 PIE,INT8 组启用寄存器 PIEIFR8 0x0CF1 1 PIE,INT8 组标志寄存器 PIEIER9 0x0CF2 1 PIE,INT9 组启用寄存器 PIEIFR9 0x0CF3 1 PIE,INT9 组标志寄存器 PIEIER10 0x0CF4 1 PIE,INT10 组启用寄存器 PIEIFR10 0x0CF5 1 PIE,INT10 组标志寄存器 PIEIER11 0x0CF6 1 PIE,INT11 组启用寄存器 PIEIFR11 0x0CF7 1 PIE,INT11 组标志寄存器 PIEIER12 0x0CF8 1 PIE,INT12 组启用寄存器 PIEIFR12 0x0CF9 1 PIE,INT12 组标志寄存器 被保留 0x0CFA0x0CFF 6 被保留 (1) PIE 配置和控制寄存器未受 EALLOW 模式保护。 PIE 矢量表受保护。 www.ti.com.cn 42 功能概述 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn 3.6.1 外部中断 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 名称 XINT1CR XINT2CR XINT3CR XINT1CTR XINT2CTR XINT3CTR 表 3-15. 外部中断寄存器 地址 0x00 7070 0x00 7071 0x00 7072 0x00 7078 0x00 7079 0x00 707A 大小 (x 16) 1 1 1 1 1 1 说明 XINT1 配置寄存器 XINT2 配置寄存器 XINT3 配置寄存器 XINT1 计数器寄存器 XINT2 计数器寄存器 XINT3 计数器寄存器 使用正、负、或者正负边沿可启用/禁用或者限定每一个外部中断。 如需更多信息,请参 阅TMS320x2803xPiccolo 系统控制和中断参考指南》(文献编号SPRUGL8)。 3.7 VREG/BOR/POR 虽然内核和 I/O 电路运行在两个不同的电压上,这些器件有一个片载电压稳压器 (VREG) 来生成 VDD电压, 此电压由 VDDIO电源提供。 这在应用板上免除了第二个外部稳压器的成本和空间的需要。 此外,在加电和运 行模式期间,内部加电复位 (POR) 和欠压复位 (BOR) 电力路监控 VDD和 VDDIO电源轨。 3.7.1 片载电压稳压器 (VREG) 一个线性稳压器生成内核电压 (VDD),此电压由 VDDIO电源提供。 因此,虽然在每一个 VDD引脚上都需要电 容器来稳定生成的电压,但是运行此器件并不需要为这些引脚供电。 相反地,如果功率或者冗余是应用关心 的首要问题,那么可将 VREG 禁用。 3.7.1.1 使用片载 VREG 为了采用片载 VREG,VREGNZ引脚应该被接至低电平并且适当的建议运行电压应该被应用于 VDD和 VDDIO 引脚。 在这个情况下,内核逻辑所需的 VDD电压将有 VREG 生成。 为了实现 VREG 正确调节,每一个 VDD引脚需要电容值为 1.2μF (最小值)的电容器。 这些电容器应该被放置在尽可能接近 VDD引脚的位置。 3.7.1.2 禁用片载 VREG 为了节约能源,也可禁用片载 VREG 并使用一个效率更高的外部稳压器将内核逻辑电压提供给 VDD引脚。 为了启用这个选项,VREGNZ引脚必须被接至高电平。 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 43 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 3.7.2 片载加电复位 (POR) 和欠压复位 (BOR) 电路 两个片载监视电路,加电复位 (POR) 和欠压复位 (BOR) 从应用板上移除了监控 VDD和 VDDIO电源轨的负 担。 POR 的目的是在整个加电过程期间,在整个器件上创建一个洁净的复位。 此触发点是一个非固定的、 比 BOR 更低的触发点,将在器件运行期间观察 VDD或者 VDDIO电源轨的骤减。 POR 功能总是出现在 VDD和 VDDIO电源轨上。 在器件首次加电后,BOR 功能总是出现在VDD上,并且当内部 VREG 被启用时,出现在 VDD上(VREGNZ引脚被接至低电平)。 当其中一个电压低于它们各自的触发点时,两个功能连接至XRS引 脚低电平。 此外,当内部电压稳压器被启用时,一个过压保护电路将连接至XRS低电平,此时 VDD电源轨上 升至高于其触发点。 在Section 6中列出了不同的触发点以及器件在欠压/过压条件被移除后释放XRS引脚的 延迟时间。图 3-8显示了 VREG,POR,和 BOR。 为了禁用 VDD和 VDDIOBOR 功能,在 BORCFG 寄存器 中提供了一个位。 详细信息,请参考TMS320x2803xPiccolo 系统控制和中断参考指南》(文献编 号SPRUGL8)。 In I/O Pin Out (Force Hi-Z When High) XRS Pin Internal Weak PU DIR (0 = Input, 1 = Output) SYSRS Deglitch Filter XRS SYSCLKOUT Sync RS MCLKRS PLL + Clocking Logic JTAG TCK Detect Logic C28 Core VREGHALT WDRST(A) PBRS(B) POR/BOR Generating Module On-Chip Voltage Regulator (VREG) A. WDST是来自 CPU 安全装置的复位信号。 B. PBRS是来自 POR/BOR 模块的复位信号。 图 3-8. VREG + POR + BOR + Reset 信号连接性 VREGENZ 44 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 3.8 系统控制 这一部分对振荡器和时钟机制、安全装置功能以及低功耗模式进行了说明。 表 3-16. PLL、时钟、安全装置和低功率模式寄存器 名称 BORCFG XCLK PLLSTS CLKCTL PLLLOCKPRD INTOSC1TRIM INTOSC2TRIM LOSPCP PCLKCR0 PCLKCR1 LPMCR0 PCLKCR3 PLLCR SCSR WDCNTR WDKEY WDCR 地址 0x00 0985 0x00 7010 0x00 7011 0x00 7012 0x00 7013 0x00 7014 0x00 7016 0x00 701B 0x00 701C 0x00 701D 0x00 701E 0x00 7020 0x00 7021 0x00 7022 0x00 7023 0x00 7025 0x00 7029 大小 (x 16) 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 说明 (1) BOR 配置寄存器 XCLKOUT 控制 PLL 状态寄存器 时钟控制寄存器 PLL 锁周期 内部振荡器 1 调整寄存器 内部振荡器 2 调整寄存器 低速外设时钟预分频寄存器 外设时钟控制寄存器 0 外设时钟控制寄存器 1 低功率模式控制寄存器 0 外设时钟控制寄存器 3 PLL 控制寄存器 系统控制与状态寄存器 安全装置计数器寄存器 安全装置复位密钥寄存器 安全装置控制寄存器 (1) 这个表中的所有寄存器是 EALLOW 受保护的。 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 45 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 图 3-9显示了讨论的多种时钟域。图 3-10显示了能够为器件运行提供时钟的多种时钟源(内部的和外部 的)。 GPIO Mux PCLKCR0/1/3 (System Ctrl Regs) Clock Enables LOSPCP SYSCLKOUT (System Ctrl Regs) C28x Core LSPCLK I/O SPI-A, SPI-B, SCI-A Peripheral Registers PF2 Clock Enables /2 I/O eCAN-A, LIN-A Peripheral Registers PF1 Clock Enables I/O eCAP1, eQEP1, HRCAP1/2 Peripheral Registers PF1 Clock Enables I/O ePWM1/.../7, HRPWM1/.../7 Peripheral Registers PF3 Clock Enables I/O I2C-A Clock Enables Peripheral Registers PF2 CLKIN 16 Ch 12-Bit ADC ADC Registers PF2 Analog PF0 GPIO Mux Clock Enables 6 COMP1/2/3 COMP Registers PF3 A. CLKIN 是到 CPU 的时钟。 它作为 SYSCLKOUT 从 CPU 传出(也就是说,CLKIN 与 SYSCLKOUT 频率相同)。 图 3-9. 时钟和复位域 46 功能概述 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn (A) INTOSC1TRIM Reg TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 Internal OSC 1 OSC1CLK (10 MHz) OSCCLKSRC1 OSCE CLKCTL[WDCLKSRCSEL] 0 WDCLK CPU-Watchdog (OSC1CLK on XRS reset) 1 CLKCTL[INTOSC1OFF] 1 = Turn OSC Off CLKCTL[INTOSC1HALT] 1 = Ignore HALT (A) INTOSC2TRIM Reg WAKEOSC Internal OSC2CLK OSC 2 (10 MHz) OSCE 1 = Turn OSC Off CLKCTL[INTOSC2OFF] 1 = Ignore HALT 1 CLKCTL[INTOSC2HALT] XCLK[XCLKINSEL] 0 = GPIO38 1 = GPIO19 0 CLKCTL[XCLKINOFF] 0 1 XCLKIN GPIO19 or GPIO38 0 XCLKIN CLKCTL[OSCCLKSRCSEL] 0 OSCCLK PLL (B) (OSC1CLK on XRS reset) Missing-Clock-Detect Circuit 1 CLKCTL[TRM2CLKPRESCALE] CLKCTL[TMR2CLKSRCSEL] 10 Prescale 11 /1, /2, /4, /8, /16 01 OSCCLKSRC2 CLKCTL[OSCCLKSRC2SEL] SYNC Edge Detect 01, 10, 11 CPUTMR2CLK 00 SYSCLKOUT XTAL X1 (Crystal) OSC X2 EXTCLK WAKEOSC (Oscillators enabled when this signal is high) CLKCTL[XTALOSCOFF] 0 = OSC on (default on reset) 1 = Turn OSC off A. 从 TI 基于 OTP 的校准功能载入的寄存器。 B. 丢失时钟检测细节请见节 3.8.4。 图 3-10. 时钟树 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 47 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 3.8.1 内部零引脚振荡器 F2803x器件包含两个独立的内部零引脚振荡器。 缺省情况下,两个振荡器在加电时全都打开,此时,内部 振荡器 1 是默认时钟源。 为了节能,用户可将不使用的振荡器断电。 这些振荡器的中心频率由它们各自的 振荡器调整寄存器决定,此寄存器在校准例程中被写入作为引导 ROM 执行的一部分。 有关这些振荡器的更 多信息,请见Section 6,电气规范。 3.8.2 晶体振荡器选项 表 3-17中列出了外部石英晶体(基本模式,并行共振)的典型技术规范。 此外,ESR 范围 = 30 至 150Ω。 表 3-17. 外部石英晶振的典型技术规范(1)。 频率 (MHz) 5 Rd(Ω) 2200 10 470 15 0 20 0 (1) C并联应该少于或者等于 5pF。 CL1(pF) 18 15 15 12 CL2(pF) 18 15 15 12 XCLKIN/GPIO19/38 X1 Turn off XCLKIN path in CLKCTL register CL1 Crystal X2 Rd CL2 图 3-11. 片载晶体振荡器的使用 注 1. CL1和 CL2是电路板和包括 IC 和晶振在内的组件的总电容值。 这个值通常约为晶振负载电 容值的两倍。 2. 制造商的晶振技术规范中对晶振的负载电容值进行了说明。 3. TI 建议用户让谐振器/晶振销售商对他们销售的器件与 MCU 芯片的运行进行特性说明。 振 谐器/晶体供应商具有调谐振谐电路的设备和专业技术。 销售商也可建议客户考虑适当的谐 振组件值,这个值将在整个运行范围内产生合适的启动和稳定性。 XCLKIN/GPIO19/38 X1 X2 External Clock Signal NC (Toggling 0−VDDIO) 图 3-12. 3.3V 外部振荡器的使用 48 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 3.8.3 基于 PLL 的时钟模块 此器件有一个片载、基于 PLL 的时钟模块。 这个模块为器件提供所有需要的时钟信号,以及对低功耗模式 进入的控制。 PLL 有一个 4 位比率控制 PLLCR[DIV] 来选择不同的 CPU 时钟速率。 在写入 PLLCR 寄存 器之前,安全装置模块应该被禁用。 在 PLL 模式稳定后,它可被重新启用(如果需要的话),重新启用的 时间为 1ms。 输入时钟和 PLLCR[DIV] 位的选择方法应该是在 PLL (VCOCLK) 的输出频率至少为 50MHz 的时候 再选择。 表 3-18. PLL 设置 PLLCR[DIV] 值(1) (2) 0000(PLL 旁路) PLLSTS[DIVSEL]=0 或 1(3) OSCCLK/4(缺省) (1) SYSCLKOUT (CLKIN) PLLSTS[DIVSEL]=2 OSCCLK/2 PLLSTS[DIVSEL]=3 OSCCLK 0001 (OSCCLK * 1)/4 (OSCCLK * 1)/2 (OSCCLK * 1)/1 0010 (OSCCLK * 2)/4 (OSCCLK * 2)/2 (OSCCLK * 2)/1 0011 (OSCCLK * 3)/4 (OSCCLK * 3)/2 (OSCCLK * 3)/1 0100 (OSCCLK * 4)/4 (OSCCLK * 4)/2 (OSCCLK * 4)/1 0101 (OSCCLK * 5)/4 (OSCCLK * 5)/2 (OSCCLK * 5)/1 0110 (OSCCLK * 6)/4 (OSCCLK * 6)/2 (OSCCLK * 6)/1 0111 (OSCCLK * 7)/4 (OSCCLK * 7)/2 (OSCCLK * 7)/1 1000 (OSCCLK * 8)/4 (OSCCLK * 8)/2 (OSCCLK * 8)/1 1001 (OSCCLK * 9)/4 (OSCCLK * 9)/2 (OSCCLK * 9)/1 1010 (OSCCLK * 10)/4 (OSCCLK * 10)/2 (OSCCLK * 10)/1 1011 (OSCCLK * 11)/4 (OSCCLK * 11)/2 (OSCCLK * 11)/1 1100 (OSCCLK * 12)/4 (OSCCLK * 12)/2 (OSCCLK * 12)/1 (1) PLL 控制寄存器 (PLLCR) 和 PLL 状态寄存器 (PLLSTS) 只能通过XRS信号或者一个安全装置复位被复位为它们的缺省值。 一个调试器发 出的复位或者丢失时钟检测逻辑对其没有影响。 (2) 此寄存器是 EALLOW 受保护的。 如需更多信息,请参阅TMS320x2803xPiccolo 系统控制和中断参考指南》(文献编号SPRUGL8)。 (3) 缺省情况下,PLLSTS [DIVSEL] 被配置为 /4。(引导 ROM 将这个配置改为 /1。)在写入 PLLCR 前,PLLSTS[DIVSEL] 必须为 0,而只 有当 PLLSTS[PLLOCKS]=1 时才应被改变。 表 3-19. CLKIN 分频选项 PLLSTS [DIVSEL] 0 1 2 3 CLKIN 分频 /4 /4 /2 /1 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 49 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 基于 PLL 的时钟模块提供四种运行模式: • INTOSC1(内部零引脚振荡器 1):这是内部片载振荡器 1。此振荡器可为安全装置块、内核和 CPU 定 时器 2 提供时钟。 • INTOSC2(内部零引脚振荡器 2):这是内部片载振荡器 2。此振荡器可为安全装置块、内核和 CPU 定 时器 2 提供时钟。INTOSC1 和 INTOSC2 都可被独立选择用于安全装置块、内核 和 CPU 定时器 2。 • 晶振/谐振器运行:片载(晶振)振荡器使得器件可以使用一个连接在其上的外部晶振/振荡器来提供时 基。 晶振/谐振器被连接至 X1/X2 引脚上。 一些器件也许没有 X1/X2 引脚。 详细信息请见表 2-2。 • 外部时钟源运行:如果片载(晶振)振荡器未被使用,这个模式可实现对振荡器的旁通模式。 此器件时 钟由一个外部时钟源数生成并从 XCLKIN 引脚输入。 请注意 XCLKIN 与 GPIO19 或者 GPIO38 引脚复 用。 通过 XCLK 寄存器中的 XCLKINSEL 位,XCLKIN 输入可被选择为 GPIO19 或者 GPIO38。 CLKCTL[XCLKINOFF] 位禁用这个时钟输入(强制低电平)。 如果时钟源未被使用或者各自的引脚被用 作 GPIO,用户应该在引导时间上将其禁用。 在改变时钟源前,请确保目标时钟存在。 如果时钟不存在,那么那个时钟源必须在开关时钟前被禁用(使用 CLKCTL 寄存器)。 表 3-20. 可能的 PLL 配置模式 PLL 模式 注释 PLLSTS[DIVSEL] PLL 关闭 PLL 旁路 PLL 启用 由在 PLLSTS 寄存器中设置 PLLOFF 位的用户调用。 在此模式中,PLL 块被禁 用。 这对降低系统噪声和低功率操作非常有用。 在进入此模式之前,必须先将 PLLCR 寄存器设置为 0x0000(PLL 旁路)。 CPU 时钟 (CLKIN) 直接源自 X1/X2,X1 或者 XCLKIN 中任一个上的时钟输入。 PLL 旁路是加电或外部复位 (XRS) 时的默认 PLL 配置。 当 PLLCR 寄存器设置为 0x0000 时或在修改 PLLCR 寄存器已经被修改之后 PLL 锁定至新频率时,选择此模 式。 在此模式中,PLL 本身被旁路,但未关闭。 通过将非零值 n 写入 PLLCR 寄存器实现。 在写入 PLLCR 时,此器件将在 PLL 锁 之前切换至 PLL 旁路模式。 0,1 2 3 0,1 2 3 0,1 2 3 CLKIN 和 SYSCLKOUT OSCCLK/4 OSCCLK/2 OSCCLK/1 OSCCLK/4 OSCCLK/2 OSCCLK/1 OSCCLK * n/4 OSCCLK * n/2 OSCCLK * n/1 3.8.4 输入时钟的损耗(NMI 安全装置功能) 2803x器件可由两个内部零引脚振荡器 (INTOSC1/INTOSC2) 的其中任一个、片载晶体振荡器、或者一个外 部时钟输入计时。 无论时钟源是什么,在 PLL 启用和 PLL 旁通模式中,如果到 PLL 的输入时钟消失,PLL 将在其输出上发出一个跛行模式时钟。 这个跛行模式时钟持续为 CPU 和外设提供一个典型值为 1-5MHz 的 时钟。 当跛行模式被激活时,一个被锁存为 NMI 中断的CLOCLFAIL信号被生成。 根据 NMIRESETSEL 位的配 置,对器件的复位可被立即启动或者当它溢出时,NMI 安全装置计数器能够发出一个复位。 除此之外,丢 失时钟状态 (MCLKSTS) 位被设定。 应用可使用 NMI 中断来检测输入时钟故障并启动所需的校正操作,例 如切换到另一个时钟源(如果有的话)或者为系统启动一个关断过程。 如果软件对于时钟故障情况没有应答,NMI 安全装置将在一个设定时间间隔后触发一个复位。图 3-13显示 了相关的中断机制。 50 功能概述 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn NMIFLGCLR[NMINT] NMIFLG[NMINT] Clear Latch Set Clear XRS TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 NMINT Generate Interrupt Pulse When Input = 1 1 0 NMIFLG[CLOCKFAIL] Clear NMIFLGCLR[CLOCKFAIL] 0 Latch SYNC? CLOCKFAIL Clear Set SYSCLKOUT NMICFG[CLOCKFAIL] XRS NMIFLGFRC[CLOCKFAIL] NMIWDPRD[15:0] NMIWDCNT[15:0] SYSCLKOUT SYSRS NMI Watchdog NMIRS 图 3-13. NMI - 安全装置 See System Control Section 3.8.5 CPU 安全装置模块 2803x器件上的 CPU 安全装置模块与 281x/280x/283x 器件上所使用的模块相类似。 只要 8 位安全装置上 数计数器达到了它的最大值,这个模块就生成一个输出脉冲,512 振荡器时钟宽度 (OSCCLK)。 为了防止这 一情况,用户必须禁用此计数器或者软件必须定期地向复位此安全装置计数器的安全装置密钥寄存器写入一 个 0x55+0xAA 序列。图 3-14显示了安全装置模块内的各种功能块。 通常情况下,当输入时钟出现时,CPU 安全装置计数器减量来启动一个 CPU 安全装置复位或者 WDINT 中 断。 然而,当外部输入时钟发生故障时,CPU 安全装置计数器停止减量(也就是说,安全装置计数器不会 随着跛行模式时钟而改变)。 注 CPU 安全装置与 NMI 安全装置不同。 它是出现在所有 28x 器件中的老版安全装置。 注 在正确 CPU 运行频率绝对关键的应用中应该执行一个机制,通过这个机制,只要输入时钟出 现故障,MCU 就被保持在复位状态。 例如,只要电容器充满电,一个 R-C 电路可被用于触发 MCU 的XRS引脚。 一个 I/O 引脚可被用于定期为电容器放电以防止其被完全充满。 这样一个 电路也有助于检测闪存存储器的故障。 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 51 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 WDCLK WDCR (WDPS[2:0]) WDCR (WDDIS) /512 Watchdog Prescaler WDCLK WDCNTR(7:0) 8-Bit Watchdog Counter CLR Clear Counter www.ti.com.cn Internal Pullup XRS WDKEY(7:0) Watchdog 55 + AA Key Detector Good Key Core-reset WDCR (WDCHK[2:0]) Bad WDCHK Key Generate WDRST Output Pulse WDINT (512 OSCCLKs) SCSR (WDENINT) WDRST(A) 101 A. WDRST信号在 512 个 OSCCLK 周期内被驱动为低电平。 图 3-14. CPU - 安全装置模块 WDINT信号使得安全装置可被用作一个从 IDEL/STANDY 模式的唤醒。 在 STANDBY 模式中,器件上的所有外设关闭。 仍然可用的唯一外设是 CPU 安全装置。 这个模块将关闭 OSCCLK。 WDINT信号被馈送到 LPM 块以便它可以将器件从 STANDBY 唤醒(如已启用)。 更多细节, 请见节 3.9低功耗模式块。 在 IDLE 模式中,WDINT信号可通过 PIE 来生成一个到 CPU 的中断来将 CPU 从 IDEL 模式中唤醒。 在 HALT 模式中,CPU 安全装置可被用于通过一个器件复位来唤醒器件。 52 功能概述 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 3.9 低功耗模式块 表 3-21总结了各种模式。 表 3-21. 低功耗模式 模式 LPMCR0 (1:0) OSCCLK CLKIN SYSCLKOUT 退出 (1) IDLE 00 打开 打开 打开 XRS,CPU 安全装置中断,任一被启用 的中断 STANDBY 01 打开 (CPU 安全装置仍然运行) 关闭 关闭 XRS,CPU 安全装置中断,GPIO 端口 A 信号,调试器(2) HALT (3) 关闭 1X (片载振荡器和 PLL 关闭,零引 脚振荡器和 CPU 安全装置状态取 关闭 决于用户代码。) 关闭 XRS,GPIO 端口 A 信号,调试 器(2),CPU 安全装置 (1) 退出列列出哪些信号或在哪些情况下会退出低功率模式。 一个低电平信号,或者任何此类信号,退出低功耗状态。 此信号必须保持低电平 足够长时间以便器件识别中断。 否则,将不会从低功耗模式退出,而器件将返回到标明的低功耗模式。 (2) 即使 CPU 时钟 (CLKIN) 被关闭,JTAG 端口仍能运行。 (3) 为了使器件进入 HALT 模式,WDCLK 必须被激活。 不同的低功耗模式运行状态如下: IDLE 模式: STANDBY 模式: HALT 模式: 通过启用由处理器识别的中断来退出此模式。 LPM 块在这个模式期间,在 LPMCR0 (LPM) 位被设定为 0,0 时,LPM 块不执行任何任务。 任一 GPIO 端口 A 信号 (GPIO[31:0]) 能够将器件从 STANDBY 模式中唤醒。 用户必须在 GPIOLPMSEL 寄存器中选择哪一个信号将唤醒器件。 在唤醒器 件前,所选的信号也由 OSCCLK 限定。 在 LPMCR0 寄存器中指定了 OSCCLK 的数量。 CPU 安全装置,XRS,和任一 GPIO 端口 A 信号 (GPIO[31:0]) 可将器件从 HALT 模式中唤醒。 用户在 GPIOLPMSEL 寄存器中选择信号。 注 低功耗模式并不会影响输出引脚的状态(包括 PWM 引脚在内)。 当 IDLE 指令被执行时,它 们将保持在代码指定的状态中。 如需更多信息,请参阅TMS320x2803xPiccolo 系统控制和中 断参考指南》(文献编号SPRUGL8)。 版权 © 2009–2012, Texas Instruments Incorporated 功能概述 53 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 4 外设 www.ti.com.cn 4.1 控制律加速器 (CLA) 概述 控制律加速器通过添加并行处理来扩展 C28x CPU 的功能。 CLA 处理的时间关键控制环路可实现低 ADC 采样输出延迟。 因此,CLA 支持更快速的系统响应和可高频率的控制环路。 将 CLA 用于时间关键任务可将 CPU 解放出来去同时执行其它系统和通信功能。 以下是 CLA 主要特性列表。 • 时钟速率与主 CPU 一致 (SYSCLKOUT)。 • 一个独立的架构使得 CLA 能够独立于主 C28x CPU 之外进行算法执行。 – 完整的总线架构: • 程序地址总线和程序数据总线 • 数据地址总线、数据读取总线、和数据写入总线 – 独立的 8 级管道。 – 12 位程序计数器 (MPC) – 4 个 32 位结果寄存器 (MR0-MR3) – 2 个 16 位辅助寄存器 (MAR0,MAR1) – 状态寄存器 (MSTF) • 指令集包括: – IEEE 单精度(32 位)浮点数学运算 – 带有并行载入或者存储的浮点数学 – 带有并行加法或者减法的浮点乘 – 1/X 和 1/sqrt(X) 估值 – 数据类型转换。 – 条件分支指令和调用 – 数据载入/存储操作 • CLA 程序代码能够包含多达 8 个任务或者中断处理例程。 – 每一个任务的开始地址由 MVECT 寄存器指定。 – 只要任务符合 CLA 内的程序内存空间,对任务大小就没有限制。 – 每次处理并完成一个任务。 无任务嵌套。 – 任务完成时,在 PIE 内标志一个任务专用中断。 – 当一个任务结束时,下一个具有最高优先级的等待任务自动开始。 • 任务触发机制: – 借助于 IACK 指令的 C28x CPU – 任务 1 至 任务 7:相应的 ADC 或 ePWM 模块中断。 例如: • 任务 1:ADCINT1 或者 EPWM1_INT • 任务 2:ADCINT2 或者 EPWM2_INT • 任务 7:ADCINT7 或者 EPWM7_INT – 任务 8:ADCINT8 或者由 CPU 定时器 0 发出的任务。 • 内存和共用外设: – 两个专用消息 RAM 用于 CLA 和主 CPU 间的通信。 – C28x CPU 能够将 CLA 程序和数据内存映射到主 CPU 空间或者 CLA 空间。 – CLA 可直接访问 ADC 结果寄存器、比较器寄存器、和 ePWM+HRPWM 寄存器。 54 外设 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 Peripheral Interrupts ADCINT1 to ADCINT8 EPWM1_INT to EPWM8_INT CPU Timer 0 MPERINT1 to MPERINT8 CLA Control Registers IACK MIFR MIOVF MICLR MICLROVF MIFRC MIER MIRUN CLA_INT1 to CLA_INT8 PIE LVF LUF INT11 INT12 Main 28x CPU CLA Program Memory CLA Program Address Bus CLA Program Data Bus Map to CLA or CPU Space SYSCLKOUT CLAENCLK SYSRS Main CPU Read Data Bus MPISRCSEL1 MVECT1 MVECT2 MVECT3 MVECT4 MVECT5 MVECT6 MVECT7 MVECT8 MMEMCFG MCTL CLA Execution Registers MPC(12) MSTF(32) MR0(32) MR1(32) MR2(32) MR3(32) MAR0(32) MAR1(32) Main CPU Read/Write Data Bus Map to CLA or CPU Space MEALLOW CLA Data Read Address Bus CLA Data Read Data Bus CLA Data Write Address Bus CLA Data Write Data Bus CLA Data Memory CLA Shared Message RAMs ADC Result Registers ePWM and HRPWM Registers Comparator Registers Main CPU BUS CLA Data Bus Main CPU Bus 图 4-1. CLA 方框图 版权 © 2009–2012, Texas Instruments Incorporated 外设 55 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 表 4-1. CLA 控制寄存器 寄存器名称 CLA1 地址 大小 (x 16) 受 EALLOW 保护 说明 (1) MVECT1 0x1400 1 支持 CLA 中断/任务 1 起始地址 MVECT2 0x1401 1 支持 CLA 中断/任务 2 起始地址 MVECT3 0x1402 1 支持 CLA 中断/任务 3 起始地址 MVECT4 0x1403 1 支持 CLA 中断/任务 4 起始地址 MVECT5 0x1404 1 支持 CLA 中断/任务 5 起始地址 MVECT6 0x1405 1 支持 CLA 中断/任务 6 起始地址 MVECT7 0x1406 1 支持 CLA 中断/任务 7 起始地址 MVECT8 0x1407 1 支持 CLA 中断/任务 8 起始地址 MCTL 0x1410 1 支持 CLA 控制寄存器 MMEMCFG 0x1411 1 支持 CLA 内存配置寄存器 MPISRCSEL1 0x1414 2 支持 外设中断源选择寄存器 1 MIFR 0x1420 1 支持 中断标志寄存器 MIOVF 0x1421 1 支持 中断溢出寄存器 MIFRC 0x1422 1 支持 中断强制寄存器 MICLR 0x1423 1 支持 中断清除寄存器 MICLROVF 0x1424 1 支持 中断溢出清除寄存器 MIER 0x1425 1 支持 中断使能寄存器 MIRUN 0x1426 1 支持 中断 RUN(运行)寄存器 MIPCTL MPC (2) MAR0 (2) MAR1 (2) MSTF (2) MR0 (2) MR1 (2) MR2 (2) MR3 (2) 0x1427 1 0x1428 1 0x142A 1 0x142B 1 0x142E 2 0x1430 2 0x1434 2 0x1438 2 0x143C 2 支持 - 中断优先级控制寄存器 CLA 程序计数器 CLA 辅助寄存器 0 CLA 辅助寄存器 1 CLA STF 寄存器 CLA R0H 寄存器 CLA R1H 寄存器 CLA R2H 寄存器 CLA R3H 寄存器 (1) 这个表中的所有寄存器是受 CSM 保护的。 (2) 主 C28x CPU 对于这些寄存器只有用于调试目的的只读权限。 主 CPU 不能执行到这个寄存器的 CPU 或者调试器写入。 地址范围 0x1480-0x14FF 0x1500-0x157F 表 4-2. CLA 消息 RAM 大小 (x 16) 128 128 说明 CLA 到 CPU 消息 RAM CPU 到 CLA 消息 RAM 56 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 4.2 模拟时钟 一个被执行的 12 位 ADC 内核具有与基于 F280x/F2833x 的 12 位 ADC 不同的定时。 ADC 包装程序被修 改以包含新的定时以及其它改进以提升转换开始的定时控制性能。图 4-2显示了模拟模块与F2803x系统其余 部分的相互作用。 56-Pin 64-Pin 80-Pin VDDA VDDA VREFLO VSSA Tied To VSSA VREFLO VREFHI VREFHI Tied To A0 A0 A1 A1 A2 A2 A3 A3 A4 A4 A5 A6 A6 A7 A7 B0 B0 B1 B1 B2 B2 B3 B3 B4 B4 B5 B6 B6 B7 B7 Signal Pinout Simultaneous Sampling Channels (3.3 V) VDDA (Agnd) VSSA VREFLO VREFHI A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 B5 A5 A6 B6 A7 B7 Interface Reference Diff AIO2 AIO10 10-Bit DAC Comp1 COMP1OUT AIO4 AIO12 10-Bit DAC Comp2 COMP2OUT Temperature Sensor AIO6 AIO14 10-Bit DAC Comp3 COMP3OUT 图 4-2. 模拟引脚配置 ADC 版权 © 2009–2012, Texas Instruments Incorporated 外设 57 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 4.2.1 ADC 4.2.1.1 特性 ADC 的内核包含有一个单一 12 位转换器,此转换器由两个采样保持电路供源。 这两个采样保持电路可同 时或者顺序采样。 按顺序,这些电路由总共高达16个模拟输入通道供源。 此转换器可被配置为与一个内部 带隙基准一起运行来创建基于实际电压的转换或者与一对外部电压基准 (VREFHI/VREFLO) 一起运行来创建基于 射频度量的转换。 与之前的 ADC 类型不同,这个 ADC 并不是基于程序装置的。 对于用户来讲,他们可以很容易地从一个单 触发来创建一系列的转换。 然而,操作的基本原则是以单个转换的配置为中心,被称为 SOC,或者转换开 始。 ADC 模块的功能包括: • 具有内置双采样保持 (S/H) 的 12 位 ADC 内核 • 同步采样模式或顺序采样模式 • 全范围模拟输入:0V 至 3.3V 定值,或者 VREFHI/VREFLO射频度量。 输入模拟电压的数值源自: – 内部基准(VREFLO=VSSA。 当使用内部或者外部基准模式时,VREFHI一定不能超过 VDDA。) Digital Value = 0, when input £ 0 V Digital Value = 4096 ´ Input Analog Voltage - VREFLO 3.3 when 0 V < input < 3.3 V Digital Value = 4095, when input ³ 3.3 V – 外部基准(VREFHI/VREFLO被连接至外部基准。 当使用内部或者外部基准模式时,VREFHI一定不能超过 VDDA。) Digital Value = 0, when input £ 0 V Digital Value = 4096 ´ Input Analog Voltage - VREFLO VREFHI - VREFLO when 0 V < input < VREFHI Digital Value = 4095, • 运行在全系统时钟上,无需预分频 • 多达 16 个通道,复用的输入 • 16 个 SOC,可针对触发、采样窗口、和通道进行配置 • 用于存储转换值的 16 个结果寄存器(可单独寻址) • 多个触发源 – S/W - 软件立即启动 – ePWM 1-7 – GPIO XINT2 – CPU 定时器 0/1/2 – ADCINT1/2 • 9 个灵活的 PIE 中断,可在任一个转换后配置中断请求 when input ³ VREFHI 58 外设 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn 寄存器名称 ADCCTL1 ADCCTL2 ADCINTFLG ADCINTFLGCLR ADCINTOVF ADCINTOVFCLR INTSEL1N2 INTSEL3N4 INTSEL5N6 INTSEL7N8 INTSEL9N10 SOCPRICTL ADCSAMPLEMODE ADCINTSOCSEL1 ADCINTSOCSEL2 ADCSOCFLG1 ADCSOCFRC1 ADCSOCOVF1 ADCSOCOVFCLR1 ADCSOC0CTL 至 ADCSOC15CTL ADCREFTRIM ADCOFFTRIM COMPHYSTCTL ADCREV 寄存器名称 ADCRESULT0 至 ADCRESULT15 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 地址 0x7100 0x7101 0x7104 0x7105 0x7106 0x7107 0x7108 0x7109 0x710A 0x710B 0x710C 0x7110 0x7112 0x7114 0x7115 0x7118 0x711A 0x711C 0x711E 0x71200x712F 0x7140 0x7141 0x714C 0x714F ZHCS864I – APRIL 2009 – REVISED JULY 2012 表 4-3. ADC 配置和控制寄存器 大小 (x 16) 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 受 EALLOW 保护 说明 支持 控制 1 寄存器 支持 控制 2 寄存器 否 中断标志寄存器 否 中断标志清除寄存器 否 中断溢出寄存器 否 中断溢出清除寄存器 支持 中断 1 和 2 选择寄存器 支持 中断 3 和 4 选择寄存器 支持 中断 5 和 6 选择寄存器 支持 中断 7 和 8 选择寄存器 支持 中断 9 选择寄存器(被保留的中断 10 选择) 支持 SOC 优先级控制寄存器 支持 采样模式寄存器 支持 中断 SOC 选择 1 寄存器(用于 8 个通道) 支持 中断 SOC 选择 2 寄存器(用于 8 个通道) 否 SOC 标志 1 寄存器(用于 16 个通道) 否 SOC 强制 1 寄存器(用于 16 个通道) 否 SOC 溢出 1 寄存器(用于 16 个通道) 否 SOC 溢出清除 1 寄存器(用于 16 个通道) 支持 SOC0 控制寄存器至 SOC15 控制寄存器 1 支持 基准调整寄存器 1 支持 偏移调整寄存器 1 支持 比较器滞后控制寄存器 1 否 修订版本寄存器 表 4-4. ADC 结果寄存器(被映射至 PF0) 地址 0xB000xB0F 大小 (x 16) 1 受 EALLOW 保护 否 说明 ADC 结果 0 寄存器至 ADC 结果 15 寄存器 版权 © 2009–2012, Texas Instruments Incorporated 外设 59 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 0-Wait Result Registers PF0 (CPU) AIO MUX ADC Channels PF2 (CPU) SYSCLKOUT ADCENCLK ADCINT 1 ADCINT 9 ADC Core 12-Bit ADCTRIG 1 ADCTRIG 2 ADCTRIG 3 ADCTRIG 4 ADCTRIG 5 ADCTRIG 6 ADCTRIG 7 ADCTRIG 8 ADCTRIG 9 ADCTRIG 10 ADCTRIG 11 ADCTRIG 12 ADCTRIG 13 ADCTRIG 14 ADCTRIG 15 ADCTRIG 16 ADCTRIG 17 ADCTRIG 18 图 4-3. ADC 连接 PIE TINT 0 TINT 1 TINT 2 XINT 2SOC SOCA 1 SOCB 1 SOCA 2 SOCB 2 SOCA 3 SOCB 3 SOCA 4 SOCB 4 SOCA 5 SOCB 5 SOCA 6 SOCB 6 SOCA 7 SOCB 7 CPUTIMER 0 CPUTIMER 1 CPUTIMER 2 XINT 2 EPWM 1 EPWM 2 EPWM 3 EPWM 4 EPWM 5 EPWM 6 EPWM 7 如果 ADC 未被使用,连接 ADC 建议保持到模拟电源引脚的连接,即便在 ADC 未被使用时也是如此。 下面总结了如果 ADC 未在应用中使 用,应该如何连接 ADC 引脚: • VDDA- 连接到 VDDIO • VSSA- 连接到 VSS • VREFLO- 连接到 VSS • ADCINAn,ADCINBn,VREFHI- 连接到 VSSA 当在一个应用中使用 ADC 模块时,未使用的 ADC 输入引脚应被连接至模拟接地 (VSSA)。 请注意:与 AIO 功能复用的未使用的 ADCIN 引脚不应直接接地。 它们应该通过一个 1kΩ 电阻器接地。 这 是为了防止一个错误代码将这些引脚配置为 AIO 输出并将接地的引脚驱动至一个逻辑高电平状态。 当 ADC 未被使用时,为了达到节能的目的,请确保到 ADC 模块的时钟未被打开。 60 外设 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn 4.2.2 ADC MUX TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 To COMPy A or B input To ADC Channel X AIOx Pin AIOxDIR (1 = Input, 0 = Output) AIOxIN AIOxINE Logic implemented in GPIO MUX block SYSCLK 1 SYNC AIODAT Reg (Read) 0 AIOMUX 1 Reg AIODAT Reg (Latch) AIOSET, AIOCLEAR, AIOTOGGLE Regs 1 (0 = Input, 1 = Output) 0 0 AIODIR Reg (Latch) 图 4-4. AIOx 引脚复位 ADC 通道和比较器功能一直可用。 数字 I/O 功能只有当 AIOMUX1 寄存器中的各自的位为 0 时才可用。在 这个模式中,对 AIODAT 寄存器的读取反映了真实的引脚状态。 当 AIOMUX 寄存器中各自的位为 1 时,数字 I/O 功能被禁用。在这个模式下,对 AIODAT 寄存器的读取反 映了 AIODAT 寄存器的输出锁存并且输入数字 I/O 缓冲器被禁用以防止模拟信号生成噪声。 复位时,数字功能被禁用。 如果此引脚被用作一个模拟输入,用户应该为那个引脚将 AIO 功能保持在禁用 状态。 版权 © 2009–2012, Texas Instruments Incorporated 外设 61 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 4.2.3 比较器块 图 4-5显示了比较器,模块与系统其余部分的相互作用。 COMP x A COMP x B AIO MUX + COMP - COMP x + DAC x Wrapper GPIO TZ1/2/3 MUX DAC Core 10-Bit COMPxOUT ePWM www.ti.com.cn 寄存器名称 COMPCTL COMPSTS DACCTL DACVAL RAMPMAXREF_ 有效 RAMPMAXREF_ SHDW RAMPDECVAL_ 有效 RAMPDECVAL_ SHDW RAMPSTS COMP1 地址 0x6400 0x6402 0x6404 0x6406 0x6408 0x640A 0x640C 0x640E 0x6410 COMP2 地址 0x6420 0x6422 0x6424 0x6426 0x6428 0x642A 0x642C 0x642E 0x6430 图 4-5. 比较器块图 表 4-5. 比较器控制寄存器 COMP3 地址 0x6440 0x6442 0x6444 0x6446 0x6448 大小 (x 16) 1 1 1 1 1 受 EALLOW 保护 支持 否 支持 否 否 0x644A 1 否 0x644C 1 否 0x644E 1 否 0x6450 1 否 说明 比较器控制寄存器 比较器状态寄存器 DAC 控制寄存器 DAC 值寄存器 斜坡发生器最大基准(有效)寄存器 斜坡发生器最大基准(阴影)寄存器 斜坡发生器减量值(有效)寄存器 斜坡发生器减量值(阴影)寄存器 斜坡发生器状态寄存器 62 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 4.3 串行外设接口 (SPI) 模块 此器件包括四引脚串行外设接口 (SPI) 模块。 可提供多达两个 SPI 模块。SPI 是一个高速、同步串行 I/O 端 口,此端口可在设定的位传输速率上将一个设定长度(1 至 16 位)的串行比特流移入和移出器件。 通 常,SPI 用于 MCU 和外部外设或者其它处理器之间的通信。 典型应用包括外部 I/O 或者从诸如移位寄存 器、显示驱动器、和 ADC 等器件的外设扩展。 多器件通信由 SPI 的主控/受控操作支持。 SPI 模块的特性包括: • 四个外部引脚: – SPISOMI:SPI 从器件输出/主器件输入引脚 – SPISIMO:SPI 从器件输入/主器件输出引脚 – SPISTE:SPI 从器件发送使能引脚 – SPICLK:SPI 串行时钟引脚 请注意:如果 SPI 模块未被使用,所有四个引脚可被用作 GPIO。 • 两个运行模式:主控和受控 波特率:125 个不同的可编辑速率。 Baud rate = LSPCLK (SPIBRR + 1) when SPIBRR = 3 to 127 Baud rate = LSPCLK 4 when SPIBRR = 0,1, 2 • 数据字长度:一到十六数据位 • 包括四个计时机制(由时钟极性和时钟相位的位控制): – 无相位延迟的下降沿:SPICLK 高电平有效。 SPI 在 SPICLK 信号的下降沿上传送数据,而在 SPICLK 信号的上升沿上接收数据。 – 有相位延迟的下降沿:SPICLK 高电平有效。 SPI 在 SPICLK 信号下降沿的一半周期之前发送数据, 而在 SPICLK 信号的下降沿上接收数据。 – 无相位延迟的上升沿:SPICLK 低电平无效。 SPI 在 SPICLK 信号的上升沿上发送数据,而在 SPICLK 信号的下降沿上接收数据。 – 有相位延迟的上升沿:SPICLK 低电平无效。 SPI 在 SPICLK 信号下降沿之前的半个周期发送数据, 而在 SPICLK 信号的上升沿上接收数据。 • 同时接收和发送操作(发送功能可在软件中被禁用) • 通过中断驱动或者轮询算法来完成发射器和接收器运行。 • 9 个 SPI 模块控制寄存器:位于控制寄存器内,帧开始地址 7040h。 注 这个模块中的所有寄存器是被连接至外设帧 2 的 16 位寄存器。当一个寄存器被访问时,低字 节 (7-0),和高字节 (15-8) 内的寄存器数据被读作零。 对高字节的写入没有效果。 增强型特性: • 4 级发送/接收 FIFO • 经延迟的发射控制 • 支持双向 3 线 SPI 模式 • 借助SPISTE翻转的音频数据接收支持 版权 © 2009–2012, Texas Instruments Incorporated 外设 63 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 SPI 端口运行由表 4-6和表 4-7中列出的寄存器配置和控制。 表 4-6. SPI-A 寄存器 名称 地址 大小 (x 16) 受 EALLOW 保护 说明 (1) SPICCR 0x7040 1 否 SPI-A 配置控制寄存器 SPICTL 0x7041 1 否 SPI-A 运行控制寄存器 SPISTS 0x7042 1 否 SPI-A 状态寄存器 SPIBRR 0x7044 1 否 SPI-A 波特率寄存器 SPIRXEMU 0x7046 1 否 SPI-A 接收仿真缓冲器寄存器 SPIRXBUF 0x7047 1 否 SPI-A 串行输入缓冲器寄存器 SPITXBUF 0x7048 1 否 SPI-A 串行输出缓冲器寄存器 SPIDAT 0x7049 1 否 SPI-A 串行数据寄存器 SPIFFTX 0x704A 1 否 SPI-A FIFO 发送寄存器 SPIFFRX 0x704B 1 否 SPI-A FIFO 接收寄存器 SPIFFCT 0x704C 1 否 SPI-A FIFO 控制寄存器 SPIPRI 0x704F 1 否 SPI-A 优先级控制寄存器 (1) 这个表中寄存器被映射到外设帧 2。这空间只允许 16 位访问。32 位访问会生成未定义的后果。 表 4-7. SPI-B 寄存器 名称 地址 大小 (x 16) 受 EALLOW 保护 说明 (1) SPICCR 0x7740 1 否 SPI-B 配置控制寄存器 SPICTL 0x7741 1 否 SPI-B 运行控制寄存器 SPISTS 0x7742 1 否 SPI-B 状态寄存器 SPIBRR 0x7744 1 否 SPI-B 波特率寄存器 SPIRXEMU 0x7746 1 否 SPI-B 接收仿真缓冲器寄存器 SPIRXBUF 0x7747 1 否 SPI-B 串行输入缓冲器寄存器 SPITXBUF 0x7748 1 否 SPI-B 串行输出缓冲器寄存器 SPIDAT 0x7749 1 否 SPI-B 串行数据寄存器 SPIFFTX 0x774A 1 否 SPI-B FIFO 发送寄存器 SPIFFRX 0x774B 1 否 SPI-B FIFO 接收寄存器 SPIFFCT 0x774C 1 否 SPI-B FIFO 控制寄存器 SPIPRI 0x774F 1 否 SPI-B 优先级控制寄存器 (1) 这个表中的寄存器被映射到外设帧 2。这空间只允许 16 位访问。32 位访问会生成未定义的后果。 www.ti.com.cn 64 外设 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn 图 4-6是一个处于受控模式下 SPI 的方框图。 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 SPIFFENA SPIFFTX.14 RX FIFO Registers Receiver Overrun Flag SPISTS.7 SPIRXBUF RX FIFO _0 RX FIFO _1 ----RX FIFO _3 16 RX FIFO Interrupt SPIRXBUF Buffer Register TX FIFO Registers SPITXBUF TX FIFO _3 ----TX FIFO _1 TX FIFO _0 16 16 SPITXBUF Buffer Register SPIFFOVF FLAG SPIFFRX.15 TX FIFO Interrupt SPI INT FLAG SPISTS.6 16 SPIDAT Data Register SPIDAT.15 - 0 Talk SPICTL.1 M S SW1 M S SW2 Overrun INT ENA SPICTL.4 RX Interrupt Logic TX Interrupt Logic SPI INT ENA SPICTL.0 M S M TW TW S SPIINT To CPU SPITX TRIWIRE SPIPRI.0 TW STEINV State Control SPI Char SPICCR.3 - 0 32 10 LSPCLK SPI Bit Rate SPIBRR.6 - 0 65 432 10 Master/Slave SPICTL.2 S SW3 M S M Clock Polarity SPICCR.6 Clock Phase SPICTL.3 STEINV SPIPRI.1 A. SPISTE被主控器件驱动为用于受控器件的低电平。 图 4-6. SPI 模块方框图(受控模式) SPISIMO SPISOMI SPISTE SPICLK 版权 © 2009–2012, Texas Instruments Incorporated 外设 65 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 4.4 串行通信接口 (SCI) 模块 此器件包括一个串行通信接口 (SPI) 模块 (SCI-A) SCI 模块支持 CPU 和其它同步外设之间使用非归零 (NRZ) 格式的数字通信。 SCI 接收器和发射器是双缓冲的,并且它们中的每一个有其自身独立的使能和中断 位。 两个器件都可独立或者同时地运行在全双工模式。 为了确保数据完整性,SCI 在中断检测、奇偶校 验、超载、和组帧错误方面对接收到的数据进行检查。 通过一个 16 位波特率选择寄存器,可将比特率设定 为超过 65000 个不同的速度。 每个 SCI 模块的特性包括: • 两个外部引脚: – SCITXD:SCI 发送-输出引脚 – SCIRXD:SCI 接收-输入引脚 注释:两个引脚如果不被用于 SCI 的话,可被用作 GPIO。 – 波特率被设定为 64K 个不同速率: Baud rate = LSPCLK (BRR + 1) * 8 when BRR ¹ 0 Baud rate = LSPCLK 16 when BRR = 0 • 数据-字格式 – 一个开始位 – 数据-字长度可被设定为 1 至 8 位 – 可选偶/奇/无奇偶校验位 – 一个或者两个停止位 • 四个错误检测标志:奇偶、超载、组帧、和中断检测 • 两个唤醒多处理器模式:空闲线路和地址位 • 半双工或者全双工运行 • 双缓冲接收和发送功能 • 可通过带有状态标志的中断驱动或者轮询算法来完成发射器和接收器操作。 – 发射器:TXRDY 标志(发射器缓冲寄存器已经准备好接收另外字符)和 TX EMPTY (TX 空)标 志(发射器移位寄存器已空) – 接收器:RXRDY 标志(接收器缓冲寄存器已经准备好接收另外的字符),BRKDT 标志(发生了中 断条件),和 RX ERROR 错误标志(监控四个中断条件) • 用于发射器和接收器中断的独立使能位(除了 BRKDT) • NRZ(非归零码)格式 注 这个模块中的所有寄存器是被连接至外设帧 2 的 8 位寄存器。当一个寄存器被访问时,低字节 (7-0),和高字节 (15-8) 内的寄存器数据被读作零。 对高字节的写入没有作用。 增强型特性: • 自动波特率检测硬件逻辑电路 • 4 级发送/接收 FIFO 66 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 SCI 端口运行由表 4-8中列出的寄存器配置和控制。 表 4-8. SCI-A 寄存器(1) 名称 地址 大小 (x 16) 受 EALLOW 保护 说明 SCICCRA 0x7050 1 否 SCI-A 通信控制寄存器 SCICTL1A 0x7051 1 否 SCI-A 控制寄存器 SCIHBAUDA 0x7052 1 否 SCI-A 波特率寄存器,高位 SCILBAUDA 0x7053 1 否 SCI-A 波特率寄存器,低位 SCICTL2A 0x7054 1 否 SCI-A 控制寄存器 2 SCIRXSTA 0x7055 1 否 SCI-A 接收状态寄存器 SCIRXEMUA 0x7056 1 否 SCI-A 接收仿真数据缓冲寄存器 SCIRXBUFA 0x7057 1 否 SCI-A 接收数据缓冲寄存器 SCITXBUFA 0x7059 1 SCIFFTXA (2) 0x705A 1 SCIFFRXA (2) 0x705B 1 SCIFFCTA (2) 0x705C 1 否 SCI-A 发送数据缓冲寄存器 否 SCI-A FIFO 发送寄存器 否 SCI-A FIFO 接收寄存器 否 SCI-A FIFO 控制寄存器 SCIPRIA 0x705F 1 否 SCI-A 优先级控制寄存器 (1) 这个表中的寄存器被映射到外设帧 2 空间。 这空间只允许 16 位访问。32 位访问会产生未定义的后果。 (2) 这些寄存器是用于 FIFO 模式的全新寄存器。 版权 © 2009–2012, Texas Instruments Incorporated 外设 67 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 图 4-7显示了 SCI 模块方框图。 www.ti.com.cn Frame Format and Mode Parity Even/Odd Enable SCICCR.6 SCICCR.5 TXWAKE SCICTL1.3 1 WUT LSPCLK SCIHBAUD. 15 - 8 Baud Rate MSbyte Register SCILBAUD. 7 - 0 Baud Rate LSbyte Register SCIRXST.7 SCIRXST.4 - 2 RX Error FE OE PE RX Error SCICTL1.1 TXSHF Register 8 TXENA Transmitter-Data Buffer Register 8 TX FIFO _0 TX FIFO _1 TX FIFO Interrupts ----- TX FIFO _3 SCITXBUF.7-0 TX FIFO registers SCITXD TX EMPTY SCICTL2.6 TXRDY SCICTL2.7 TX INT ENA SCICTL2.0 TX Interrupt Logic SCI TX Interrupt select logic SCIFFENA SCIFFTX.14 AutoBaud Detect logic RXSHF Register RXENA 8 SCICTL1.0 Receive Data Buffer register SCIRXBUF.7-0 8 RX FIFO _3 ----RX FIFO_1 RX FIFO _0 RX FIFO Interrupts SCIRXBUF.7-0 RX FIFO registers RXFFOVF SCIFFRX.15 SCIRXD RXWAKE SCIRXST.1 RXRDY SCIRXST.6 SCICTL2.1 RX/BK INT ENA BRKDT SCIRXST.5 RX Interrupt Logic TXINT To CPU RXINT To CPU SCITXD SCIRXD RX ERR INT ENA SCICTL1.6 SCI RX Interrupt select logic 图 4-7. 串行通信接口 (SCI) 模块方框图 68 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 4.5 本地互连网络 (LIN) 此器件包含一个 LIN 控制器。 LIN 标准基于 SCI (UART) 串行数据连接格式。 LIN 模块也可被配置成作为 一个 SCI 运行。 LIN 模块具有以下特性: • 与 LIN 1.3 或者 2.0 协议兼容 • 两个外部引脚:LINRX 和 LINTX • 多缓冲接收和发送单元 • 针对信息过滤的识别掩码 • 自动主器件头文件生成 – 可编程同步中断域 – 同步域 – 标识符域 • 从器件自动同步 – 同步中断检测 – 可选波特率更新 – 同步验证 • 带有 7 个分数位的 231个可编程传输速率 • 从收发器在 LINRX 主级别上唤醒 • 自动唤醒支持 – 唤醒信号生成 – 唤醒信号超期时间 • 自动总线闲置检测 • 错误检测 – 位错误 – 总线错误 – 无响应错误 – 校验和错误 – 同步域错误 – 奇偶校验错误 • 带有优先级编码的 2 个中断线路: – 接收 – 发送 – ID,错误和状态 注 2803x 器件已经通过了 LIN 2.0 符合性测试(主器件和从器件)。 详细信息请与 TI 联系。 版权 © 2009–2012, Texas Instruments Incorporated 外设 69 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 表 4-9中的寄存器配置和控制 LIN 模块的运行。 表 4-9. LIN-A 寄存器(1) 名称 地址 大小 (x 16) 说明 SCIGCR0 0x6C00 2 全局控制寄存器 0 SCIGCR1 0x6C02 2 全局控制寄存器 1 SCIGCR2 0x6C04 2 全局控制寄存器 2 SCISETINT 0x6C06 2 中断使能寄存器 SCICLEARINT 0x6C08 2 中断禁用寄存器 SCISETINTLVL 0x6C0A 2 设置中断级别寄存器 SCICLEARINTLVL 0x6C0C 2 清除中断级别寄存器 SCIFLR 0x6C0E 2 标志寄存器 SCIINTVECT0 0x6C10 2 中断矢量偏移寄存器 0 SCIINTVECT1 0x6C12 2 中断矢量偏移寄存器 1 SCIFORMAT 0x6C14 2 长度控制寄存器 BRSR 0x6C16 2 波特率选择寄存器 SCIED 0x6C18 2 仿真缓冲寄存器 SCIRD 0x6C1A 2 接收器数据缓冲寄存器 SCITD 0x6C1C 2 发送数据缓冲寄存器 被保留 0x6C1E 4 RSVD SIPIO2 0x6C22 2 引脚控制寄存器 2 被保留 0x6C24 10 RSVD LINCOMP 0x6C30 2 比较寄存器 LINRD0 0x6C32 2 接收数据寄存器 0 LINRD1 0x6C34 2 接收数据寄存器 1 LINMASK 0x6C36 2 接受屏蔽寄存器 LINID 0x6C38 2 寄存器包含 ID 字节,ID 从任务字节,和接收到的 ID 域。 LINTD0 0x6C3A 2 发送数据寄存器 0 LINTD1 0x6C3C 2 发送数据寄存器 1 MBRSR 0x6C3E 2 波特率选择寄存器 被保留 0x6C40 8 RSVD IODFTCTRL 0x6C48 2 用于 BLIN 的 IODFT (1) 一些寄存器和其它寄存器中的一些位是收 EALLOW 保护的。 如需详细信息,请参阅《TMS320x2803x Piccolo 本地互联网络 (LIN) 模块参 考指南》(文献编号SPRUGE2)。 70 外设 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn 图 4-8显示了 LIN 模块方框图。 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 READ DATA BUS WRITE DATA BUS ADDRESS BUS LINRX/ SCIRX LINTX/ SCITX CHECKSUM CALCULATOR ID PARTY CHECKER BIT MONITOR TXRX ERROR DETECTOR (TED) INTERFACE TIMEOUT CONTROL COUNTER COMPARE FSM SYNCHRONIZER MASK FILTER 8 RECEIVE BUFFERS 8 TRANSMIT BUFFERS 图 4-8. LIN 方框图 版权 © 2009–2012, Texas Instruments Incorporated 外设 71 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 4.6 增强型控制器局域网络 (eCAN) 模块 CAN 模块 (eCAN-A) 有下列特性: • 与 CAN 协议,版本 2.0B 完全兼容 • 支持高达 1Mbps 的数据速率 • 32 个邮箱,每一个邮箱有下列属性: – 可配置为接收或者发送 – 可使用标准或者扩展标识符进行配置 – 有一个可编辑接收屏蔽 – 支持数据和远程帧 – 由 0 至 8 字节数据组成 – 在接收和发送消息上使用一个 32 位时间戳 – 防止接收新消息 – 保持发送消息的动态可编辑优先级 – 采用一个具有两个中断级别的可编辑中断机制 – 在发送或者接收超时采用一个可编辑报警 • 低功耗模式 • 总线活动上的可编辑唤醒 • 对远程请求消息的自动答复 • 丢失仲裁或者错误情况下的帧自动重传 • 由一个特定消息同步的 32 位本地网络时间计数器(与邮箱 6 协同通信) • 自测模式 – 运行在接收其自身消息的回路模式。 提供一个“假”确认,从而无需另外节点提供确认位。 注 对于 60MHz 的 SYSCLKOUT,最小可能的比特率为 4.6875kbps。 F2803x CAN 已经通过了 ISO/DIS 16845 的符合性测试。 测试报告和例外情况请与 TI 联系。 如需与使用带有片载零引脚振荡器的 CAN 模块相关的信息,请参阅《使用片载零引脚振荡器进行 Piccolo MCU CAN 模块操作应用报告》(文献编号SPRABI7)。 72 外设 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn eCAN0INT eCAN1INT TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 Controls Address Data ZHCS864I – APRIL 2009 – REVISED JULY 2012 Enhanced CAN Controller Message Controller Mailbox RAM (512 Bytes) 32-Message Mailbox of 4 x 32-Bit Words 32 Memory Management Unit eCAN Memory (512 Bytes) CPU Interface, Registers and 32 Receive Control Unit, 32 Message Objects Control Timer Management Unit eCAN Protocol Kernel 32 Receive Buffer Transmit Buffer Control Buffer Status Buffer SN65HVD23x 3.3-V CAN Transceiver 器件型号 SN65HVD230 SN65HVD230Q SN65HVD231 SN65HVD231Q SN65HVD232 SN65HVD232Q SN65HVD233 SN65HVD234 SN65HVD235 ISO1050 电源 电压 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3.3V 3-5.5V CAN Bus 图 4-9. eCAN 方框图和接口电路 表 4-10. 3.3V eCAN 收发器 低功耗 模式 待机 待机 睡眠 睡眠 无 无 待机 待机和休眠 待机 无 斜率 控制 可调节 可调节 可调节 可调节 无 无 可调节 可调节 可调节 无 VREF 支持 支持 支持 支持 无 无 无 无 无 无 其它 诊断回路 自动波特率回路 内置隔离 低传播延迟 热关断 故障安全运行 主超时 版权 © 2009–2012, Texas Instruments Incorporated TA -40°C 至 85°C -40°C 至 125°C -40°C 至 85°C -40°C 至 125°C -40°C 至 85°C -40°C 至 125°C -40°C 至 125°C -40°C 至 125°C -40°C 至 125°C -55°C 至 105°C 外设 73 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 6000h 603Fh 6040h 607Fh 6080h 60BFh 60C0h 60FFh eCAN-A Memory (512 Bytes) Control and Status Registers Local Acceptance Masks (LAM) (32 x 32-Bit RAM) Message Object Time Stamps (MOTS) (32 x 32-Bit RAM) Message Object Time-Out (MOTO) (32 x 32-Bit RAM) 6100h-6107h 6108h-610Fh 6110h-6117h 6118h-611Fh 6120h-6127h eCAN-A Memory RAM (512 Bytes) Mailbox 0 Mailbox 1 Mailbox 2 Mailbox 3 Mailbox 4 eCAN-A Control and Status Registers Mailbox Enable - CANME Mailbox Direction - CANMD Transmission Request Set - CANTRS Transmission Request Reset - CANTRR Transmission Acknowledge - CANTA Abort Acknowledge - CANAA Received Message Pending - CANRMP Received Message Lost - CANRML Remote Frame Pending - CANRFP Global Acceptance Mask - CANGAM Master Control - CANMC Bit-Timing Configuration - CANBTC Error and Status - CANES Transmit Error Counter - CANTEC Receive Error Counter - CANREC Global Interrupt Flag 0 - CANGIF0 Global Interrupt Mask - CANGIM Global Interrupt Flag 1 - CANGIF1 Mailbox Interrupt Mask - CANMIM Mailbox Interrupt Level - CANMIL Overwrite Protection Control - CANOPC TX I/O Control - CANTIOC RX I/O Control - CANRIOC Time Stamp Counter - CANTSC Time-Out Control - CANTOC Time-Out Status - CANTOS 61E0h-61E7h 61E8h-61EFh 61F0h-61F7h 61F8h-61FFh Mailbox 28 Mailbox 29 Mailbox 30 Mailbox 31 61E8h-61E9h 61EAh-61EBh 61ECh-61EDh 61EEh-61EFh 图 4-10. eCAN-A 内存映射 Reserved Message Mailbox (16 Bytes) Message Identifier - MSGID Message Control - MSGCTRL Message Data Low - MDL Message Data High - MDH 注 如果 eCAN 模块未在应用中使用,提供的 RAM (LAM,MOTS,MOTO,和邮箱 RAM)可 被用作通用 RAM。 为实现这一功能 CAN 模块时钟应被启用。 74 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 表 4-11中列出的 CAN 寄存器由 CPU 用于配置和控制 CAN 控制器和消息目标。eCAN 控制寄存器只支持 32 位读取/写入操作。 邮箱 RAM 可进行 16 位或者 32 位访问。32 位访问与一个偶边界对齐。 表 4-11. CAN 寄存器映射(1) 寄存器名称 eCAN-A 地址 CANME 0x6000 CANMD 0x6002 CANTRS 0x6004 CANTRR 0x6006 CANTA 0x6008 CANAA 0x600A CANRMP 0x600C CANRML 0x600E CANRFP 0x6010 CANGAM 0x6012 CANMC 0x6014 CANBTC 0x6016 CANES 0x6018 CANTEC 0x601A CANREC 0x601C CANGIF0 0x601E CANGIM 0x6020 CANGIF1 0x6022 CANMIM 0x6024 CANMIL 0x6026 CANOPC 0x6028 CANTIOC 0x602A CANRIOC 0x602C CANTSC 0x602E CANTOC 0x6030 CANTOS 0x6032 (1) 这些寄存器被映射至外设帧 1。 大小 (x 32) 说明 1 邮箱启用 1 邮箱方向 1 发送请求设定 1 发送请求复位 1 传输确认 1 中止确认 1 接收消息等待 1 接收消息丢失 1 远程帧等待 1 全局接收屏蔽 1 主器件控制 1 位时序配置 1 错误和状态 1 发送错误计数器 1 接收错误计数器 1 全局中断标志 0 1 全局中断屏蔽 1 全局中断标志 1 1 邮箱中断屏蔽 1 邮箱中断级别 1 写覆盖保护控制 1 TX I/O 控制 1 RX I/O 控制 1 时间戳计数器(在 SCC 模式中被保留) 1 超时控制(在 SCC 模式中被保留) 1 超时状态(在 SCC 模式中被保留) 版权 © 2009–2012, Texas Instruments Incorporated 外设 75 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 4.7 内部集成电路 (I2C) 此器件包含一个 I2C 串行端口。图 4-11显示了此器件内的 I2C 外设模块接口。 I2C 模块具有以下特性: • 符合飞利浦半导体 I2C 总线规格(版本 2.1): – 支持 1 位至 8 位格式传输 – 7 位和 10 位寻址模式 – 常规调用 – START 字节模式 – 支持多个主发送器和从接收器 – 支持多个从发送器和主接收器 – 组合主器件发送/接收和接收/发送模式 – 数据传输速率从 10kbps 到高达 400kbps(I2C 快速模式速率) • 一个 4 字接收 FIFO 和 一个 4 字发送 FIFO • 可以由 CPU 使用的一个中断。 这个中断可由下列条件中的一个生成: – 发送数据准备好 – 接收数据准备好 – 寄存器访问准备好 – 没有接收到确认 – 仲裁丢失 – 检测到停止条件 – 被寻址为从器件 • 在 FIFO 模式下,CPU 可以使用附加的中断 • 模块启用/禁用能力 • 自由数据格式模式 www.ti.com.cn 76 外设 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn I2C Module I2CXSR TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 I2CDXR SDA SCL TX FIFO RX FIFO I2CRSR I2CDRR Clock Synchronizer Control/Status Registers FIFO Interrupt to CPU/PIE Peripheral Bus CPU Prescaler Noise Filters Arbitrator I2C INT Interrupt to CPU/PIE A. 在 SYSCLKOUT 速率上对 I2C 寄存器进行访问。 I2C 端口的内部定时和信号波形也为 SYSCLKOUT 速率。 B. PCLKCRO 寄存器内的时钟使能位 (I2CAENCLK) 关闭到 I2C 端口的时钟以实现低功耗运行。 复位时,I2CAENCLK 被 清除,这表明外设内部时钟被关闭。 图 4-11. I2C 外设模块接口 表 4-12中的寄存器配置并且扩展 I2C 端口操作。 名称 I2COAR I2CIER I2CSTR I2CCLKL I2CCLKH I2CCNT I2CDRR I2CSAR I2CDXR I2CMDR I2CISRC I2CPSC I2CFFTX I2CFFRX I2CRSR I2CXSR 地址 0x7900 0x7901 0x7902 0x7903 0x7904 0x7905 0x7906 0x7907 0x7908 0x7909 0x790A 0x790C 0x7920 0x7921 – 表 4-12. I2C-A 寄存器 受 EALLOW 保护 否 否 否 否 否 否 否 否 否 否 否 否 否 否 否 否 说明 I2C 自身的地址寄存器 I2C 中断使能寄存器 I2C 状态寄存器 I2C 时钟低电平时间分频器寄存器 I2C 时钟高电平时间分频器寄存器 I2C 数据计数寄存器 I2C 数据接收寄存器 I2C 从器件地址寄存器 I2C 数据发送寄存器 I2C 模式寄存器 I2C 中断源寄存器 I2C 预分频器寄存器 I2C FIFO 发送寄存器 I2C FIFO 接收寄存器 I2C 接收移位寄存器(不可访问 CPU) I2C 发送移位寄存器(不可访问 CPU) 版权 © 2009–2012, Texas Instruments Incorporated 外设 77 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 4.8 增强型 PWM 模块 (ePWM1/2/3/4/5/6/7) 器件包含高达7个增强型 PWM 模块 (ePWM)。图 4-12显示了一个多 ePWM 模块的方框图。图 4-13显示了 与 ePWM 互连的信号。 如需更多细节,请参阅《TMS320x2802x,2803x Piccolo 增强型脉宽调制器 (ePWM) 模块参考指南》(文献编号SPRUGE9)。 表 4-13和表 4-14显示了每个模块的完整的 ePWM 寄存器集。 EPWMSYNCI EPWM1TZINT EPWM1INT EPWM2TZINT PIE EPWM2INT EPWMxTZINT EPWMxINT EPWM1SYNCI EPWM1 Module TZ4 TZ5 TZ6 TZ1 to TZ3 (A) EQEP1ERR CLOCKFAIL EMUSTOP EPWM1ENCLK TBCLKSYNC EPWM1SYNCO EPWM1SYNCO EPWM1B eCAPI COMPOUT1 COMPOUT2 COMP ADC SOCA1 SOCB1 SOCA2 SOCB2 SOCAx SOCBx EPWM2SYNCI TZ1 to TZ3 EPWM2 Module TZ4 TZ5 TZ6 EPWM2SYNCO (A) EQEP1ERR CLOCKFAIL EMUSTOP EPWM2ENCLK TBCLKSYNC EPWM2B EPWM1A H R EPWM2A P W M EPWMxA G P I O M U X Peripheral Bus EPWMxSYNCI EPWMx Module TZ4 TZ5 TZ6 TZ1 to TZ3 (A) EQEP1ERR CLOCKFAIL EMUSTOP EPWMxENCLK TBCLKSYNC EPWMxB EQEP1ERR System Control eQEP1 SOCA1 SOCA2 SPCAx C28x CPU Pulse Stretch (32 SYSCLKOUT Cycles, Active-Low Output) ADCSOCAO SOCB1 SOCB2 SPCBx Pulse Stretch (32 SYSCLKOUT Cycles, Active-Low Output) ADCSOCBO A. 这个信号只在带有 eQEP1 模块的器件内存在。 图 4-12. ePWM 78 外设 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn 名称 ePWM1 TBCTL TBSTS TBPHSHR TBPHS TBCTR TBPRD TBPRDHR CMPCTL CMPAHR CMPA CMPB AQCTLA AQCTLB AQSFRC AQCSFRC DBCTL DBRED DBFED TZSEL TZDCSEL TZCTL TZEINT TZFLG TZCLR TZFRC ETSEL ETPS ETFLG ETCLR ETFRC PCCTL HRCNFG 0x6800 0x6801 0x6802 0x6803 0x6804 0x6805 0x6806 0x6807 0x6808 0x6809 0x680A 0x680B 0x680C 0x680D 0x680E 0x680F 0x6810 0x6811 0x6812 0x6813 0x6814 0x6815 0x6816 0x6817 0x6818 0x6819 0x681A 0x681B 0x681C 0x681D 0x681E 0x6820 (1) 寄存器受 EALLOW 保护。 版权 © 2009–2012, Texas Instruments Incorporated ePWM2 0x6840 0x6841 0x6842 0x6843 0x6844 0x6845 0x6846 0x6847 0x6848 0x6849 0x684A 0x684B 0x684C 0x684D 0x684E 0x684F 0x6850 0x6851 0x6852 0x6853 0x6854 0x6855 0x6856 0x6857 0x6858 0x6859 0x685A 0x685B 0x685C 0x685D 0x685E 0x6860 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 表 4-13. ePWM1-ePWM4控制和状态寄存器 ePWM3 0x6880 0x6881 0x6882 0x6883 0x6884 0x6885 0x6886 0x6887 0x6888 0x6889 0x688A 0x688B 0x688C 0x688D 0x688E 0x688F 0x6890 0x6891 0x6892 0x6893 0x6894 0x6895 0x6896 0x6897 0x6898 0x6899 0x689A 0x689B 0x689C 0x689D 0x689E 0x68A0 ePWM4 0x68C0 0x68C1 0x68C2 0x68C3 0x68C4 0x68C5 0x68C6 0x68C7 0x68C8 0x68C9 0x68CA 0x68CB 0x68CC 0x68CD 0x68CE 0x68CF 0x68D0 0x68D1 0x68D2 0x98D3 0x68D4 0x68D5 0x68D6 0x68D7 0x68D8 0x68D9 0x68DA 0x68DB 0x68DC 0x68DD 0x68DE 0x68E0 大小 (x16)/ #SHADOW 1/0 1/0 1/0 1/0 1/0 1/1 1/1 1/0 1/1 1/1 1/1 1/0 1/0 1/0 1/1 1/1 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 ZHCS864I – APRIL 2009 – REVISED JULY 2012 说明 时基控制寄存器 时基状态寄存器 时基相位 HRPWM 寄存器 时基相位寄存器 时基计数器寄存器 时基周期寄存器集 时基周期高分辨率寄存器 (1) 计数器比较控制寄存器 时基比较 A HRPWM 寄存器 计数器比较 A 寄存器集 计数器比较 B 寄存器集 用于输出 A 的操作限定器控制寄存器 用于输出 B 的操作限定器控制寄存器 操作限定器软件强制寄存器 操作限定器连续 S/W 强制寄存器集 死区生成器控制寄存器 死区生成器上升沿延迟计数寄存器 死区生成器下降沿延迟计数寄存器 可编程控制故障区选择寄存器 (1) 可编程控制故障区域数字比较寄存器 触发区控制寄存器 (1) 触发区启用中断寄存器 (1) 可编程控制故障区域标志寄存器 (1) 触发区清除寄存器 (1) 触发区强制寄存器 (1) 事件触发器选择寄存器 事件触发器预分频寄存器 事件触发器标志寄存器 事件触发器清除寄存器 事件触发器强制寄存器 PWM 斩波器控制寄存器 HRPWM 配置寄存器(1) 外设 79 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 名称 HRPWR HRMSTEP HRPCTL TBPRDHRM TBPRDM CMPAHRM CMPAM DCTRIPSEL DCACTL DCBCTL DCFCTL DCCAPCT DCFOFFSET DCFOFFSETCNT DCFWINDOW DCFWINDOWCNT DCCAP (2) W = 写入影子寄存器 ePWM1 0x6821 0x6826 0x6828 0x682A 0x682B 0x682C 0x682D 0x6830 0x6831 0x6832 0x6833 0x6834 0x6835 0x6836 0x6837 0x6838 0x6839 名称 TBCTL TBSTS TBPHSHR TBPHS TBCTR TBPRD TBPRDHR CMPCTL CMPAHR CMPA CMPB (1) 寄存器受 EALLOW 保护。 80 外设 ePWM5 0x6900 0x6901 0x6902 0x6903 0x6904 0x6905 0x6906 0x6907 0x6908 0x6909 0x690A 表 4-13. ePWM1-ePWM4控制和状态寄存器 (continued) ePWM2 0x6868 0x686A 0x686B 0x686C 0x686D 0x6870 0x6871 0x6872 0x6873 0x6874 0x6875 0x6876 0x6877 0x6878 0x6879 ePWM3 0x68A8 0x68AA 0x68AB 0x68AC 0x68AD 0x68B0 0x68B1 0x68B2 0x68B3 0x68B4 0x68B5 0x68B6 0x68B7 0x68B8 0x68B9 ePWM4 0x68E8 0x68EA 0x68EB 0x68EC 0x68ED 0x68F0 0x68F1 0x68F2 0x68F3 0x68F4 0x68F5 0x68F6 0x68F7 0x68F8 0x68F9 大小 (x16)/ #SHADOW 1/0 1/0 1/0 1/W (2) 1/W (2) 1/W (2) 1/W (2) 1/0 1/0 1/0 1/0 1/0 1/1 1/0 1/0 1/0 1/1 说明 HRPWM 功率寄存器 HRPWM MEP 步长寄存器 高分辨率周期控制寄存器 (1) 时基周期 HRPWM 寄存器镜像 时基周期寄存器镜像 比较 A HRPWM 寄存器镜像 比较 A 寄存器镜像 数字比较触发选择寄存器 (1) 数字比较 A 控制寄存器(1) 数字比较 B 控制寄存器(1) 数字比较滤波器控制寄存器 (1) 数字比较捕捉控制寄存器 (1) 数字比较滤波偏移寄存器 数字比较滤波偏移计数器寄存器 数字比较滤波窗口寄存器 数字比较滤波窗口计数器寄存器 数字比较计数器捕捉寄存器 www.ti.com.cn 表 4-14. ePWM5-ePWM7 控制和状态寄存器 ePWM6 0x6940 0x6941 0x6942 0x6943 0x6944 0x6945 0x6946 0x6947 0x6948 0x6949 0x694A ePWM7 0x6980 0x6981 0x6982 0x6983 0x6984 0x6985 0x6986 0x6987 0x6988 0x6989 0x698A 大小 (x16)/ #SHADOW 1/0 时基控制寄存器 1/0 时基状态寄存器 1/0 时基相位 HRPWM 寄存器 1/0 时基相位寄存器 1/0 时基计数器寄存器 1/1 时基周期寄存器集 1/1 时基周期高分辨率寄存器 (1) 1/0 计数器比较控制寄存器 1/1 时基比较 A HRPWM 寄存器 1/1 计数器比较 A 寄存器集 1/1 计数器比较 B 寄存器集 说明 版权 © 2009–2012, Texas Instruments Incorporated www.ti.com.cn 名称 AQCTLA AQCTLB AQSFRC AQCSFRC DBCTL DBRED DBFED TZSEL TZDCSEL TZCTL TZEINT TZFLG TZCLR TZFRC ETSEL ETPS ETFLG ETCLR ETFRC PCCTL HRCNFG HRPWR HRMSTEP HRPCTL TBPRDHRM TBPRDM CMPAHRM CMPAM DCTRIPSEL DCACTL DCBCTL DCFCTL ePWM5 0x690B 0x690C 0x690D 0x690E 0x690F 0x6910 0x6911 0x6912 0x6913 0x6914 0x6915 0x6916 0x6917 0x6918 0x6919 0x691A 0x691B 0x691C 0x691D 0x691E 0x6920 0x6928 0x692A 0x692B 0x692C 0x692D 0x6930 0x6931 0x6932 0x6933 (2) 寄存器受 EALLOW 保护。 (3) W = 写入影子寄存器 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 表 4-14. ePWM5-ePWM7 控制和状态寄存器 (continued) ePWM6 0x694B 0x694C 0x694D 0x694E 0x694F 0x6950 0x6951 0x6952 0x6953 0x6954 0x6955 0x6956 0x6957 0x6958 0x6959 0x695A 0x695B 0x695C 0x695D 0x695E 0x6960 0x6968 0x696A 0x696B 0x696C 0x696D 0x6970 0x6971 0x6972 0x6973 ePWM7 0x698B 0x698C 0x698D 0x698E 0x698F 0x6990 0x6991 0x6992 0x6993 0x6994 0x6995 0x6996 0x6997 0x6998 0x6999 0x699A 0x699B 0x699C 0x699D 0x699E 0x69A0 0x69A8 0x69AA 0x69AB 0x69AC 0x69AD 0x69B0 0x69B1 0x69B2 0x69B3 大小 (x16)/ #SHADOW 说明 1/0 用于输出 A 的操作限定器控制寄存器 1/0 用于输出 B 的操作限定器控制寄存器 1/0 操作限定器软件强制寄存器 1/1 操作限定器连续 S/W 强制寄存器集 1/1 死区生成器控制寄存器 1/0 死区生成器上升沿延迟计数寄存器 1/0 死区生成器下降沿延迟计数寄存器 1/0 触发区选择寄存器 (1) 1/0 1/0 1/0 1/0 1/0 1/0 触发区数字比较寄存器 触发区控制寄存器 (1) 触发区启用中断寄存器 (1) 触发区标志寄存器 (1) 触发区清除寄存器 (1) 触发区强制寄存器 (2) 1/0 事件触发器选择寄存器 1/0 事件触发器预分频寄存器 1/0 事件触发器标志寄存器 1/0 事件触发器清除寄存器 1/0 事件触发器强制寄存器 1/0 PWM 斩波器控制寄存器 1/0 HRPWM 配置寄存器(2) 1/0 HRPWM 功率寄存器 1/0 1/0 1/W (3) 1/W (3) 1/W (3) 1/W (3) 1/0 1/0 1/0 1/0 HRPWM MEP 步长寄存器 高分辨率周期控制寄存器 (2) 时基周期 HRPWM 寄存器镜像 时基周期寄存器镜像 比较 A HRPWM 寄存器镜像 比较 A 寄存器镜像 数字比较触发选择寄存器 (2) 数字比较 A 控制寄存器(2) 数字比较 B 控制寄存器(2) 数字比较滤波器控制寄存器 (2) 外设 81 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 名称 DCCAPCT DCFOFFSET DCFOFFSETCNT DCFWINDOW DCFWINDOWCNT DCCAP ePWM5 0x6934 0x6935 0x6936 0x6937 0x6938 0x6939 表 4-14. ePWM5-ePWM7 控制和状态寄存器 (continued) ePWM6 0x6974 0x6975 0x6976 0x6977 0x6978 0x6979 ePWM7 0x69B4 0x69B5 0x69B6 0x69B7 0x69B8 0x69B9 大小 (x16)/ #SHADOW 1/0 数字比较捕捉控制寄存器 (2) 说明 1/1 数字比较滤波偏移寄存器 1/0 数字比较滤波偏移计数器寄存器 1/0 数字比较滤波窗口寄存器 1/0 数字比较滤波窗口计数器寄存器 1/1 数字比较计数器捕捉寄存器 www.ti.com.cn 82 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 Time-Base (TB) TBPRD Shadow (24) TBPRD Active (24) TBPRDHR (8) 8 CTR=PRD TBCTL[PHSEN] Counter Up/Down (16 Bit) TCBNT Active (16) CTR=ZERO CTR_Dir TBPHSHR (8) 16 8 TBPHS Active (24) Phase Control CTR=CMPA CMPAHR (8) 16 CMPA Active (24) CMPA Shadow (24) Action Qualifier (AQ) EPWMA CTR=ZERO CTR=CMPB Disabled Sync In/Out Select Mux EPWMxSYNCO TBCTL[SYNCOSEL] TBCTL[SWFSYNC] (Software Forced Sync) EPWMxSYNCI DCAEVT1.sync DCBEVT1.sync CTR=PRD CTR=ZERO CTR=PRD or ZERO CTR=CMPA CTR=CMPB CTR_Dir Event Trigger and Interrupt EPWMxINT EPWMxSOCA EPWMxSOCB (A) DCAEVT1.soc (ET) EPWMxSOCA (A) ADC DCBEVT1.soc EPWMxSOCB High-resolution PWM (HRPWM) EPWMxA CTR=CMPB 16 CMPB Active (16) CMPB Shadow (16) EPWMB Dead Band (DB) PWM Chopper (PC) Trip Zone (TZ) CTR=ZERO DCAEVT1.inter DCBEVT1.inter DCAEVT2.inter DCBEVT2.inter EPWMxB EPWMxTZINT TZ1 to TZ3 EMUSTOP CLOCKFAIL (B) EQEP1ERR (A) DCAEVT1.force (A) DCAEVT2.force (A) DCBEVT1.force (A) DCBEVT2.force A. 这些事件由基于 COMPxOUT 和TZ信号电平的类型 1 ePWM 数字比较 (DC) 子模块生成。 B. 这个信号只在带有 eQEP1 模块的器件内存在。 图 4-13. ePWM 子模块显示关键内部信号互连 版权 © 2009–2012, Texas Instruments Incorporated 外设 83 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 4.9 高分辨率 PWM (HRPWM) 通过使用一个专用的校准延迟线路,这个模块在一个单模块和一个简化的校准系统内包含多条延迟线路。 每 一个 ePWM 模块均有一条 HR 延迟线路。 HRPWM 模块提供 PWM 分辨率(时间粒度),此分辨率大大好于使用传统数字 PWM 方法所能导出的分辨 率。 HRPWM 模块的关键点为: • 大大扩展了传统导出数字 PWM 的时间分辨率功能 • 这个功能可被应用在单边沿(占空比和相移控制)以及针对频率/周期调制的双边沿控制中。 • 通过对 ePWM 模块的比较 A 和相位寄存器的扩展来控制更加精细的时间粒度控制或者边沿定位。 • HRPWM 功能,当在一个特定器件上可用时,只在 PWM 模块的 A 信号路径上提供(也就是说,在 EPWMxA 输出上提供)。 EPWMxB 输出具有传统 PWM 功能。 注 HRPWM 所能接收的最小 SYSCLKOUT 频率为 60MHz。 注 当双边沿高分辨率被启用时(高分辨率周期模式),PWMxB 输出不可用。 84 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 4.10 增强型捕捉模块 (eCAP1) 此器件包含一个增强型捕捉模块 (eCAP)图 4-14显示了一个模块的功能方框图。 SYNC MODE SELECT SYNCIn SYNCOut CTRPHS (phase register−32 bit) TSCTR OVF (counter−32 bit) RST CTR_OVF Delta−mode 32 32 CTR [0−31] PRD [0−31] APWM mode CTR [0−31] PRD [0−31] CMP [0−31] PWM compare logic CTR=PRD CTR=CMP 32 CAP1 (APRD active) LD LD1 APRD shadow 32 32 CMP [0−31] 32 CAP2 (ACMP active) LD LD2 32 ACMP shadow Event qualifier 32 CAP3 (APRD shadow) LD LD3 Polarity select Polarity select Polarity select Event Pre-scale eCAPx 32 CAP4 (ACMP shadow) LD LD4 4 Capture events CEVT[1:4] Polarity select 4 to PIE Interrupt Trigger and Flag control CTR_OVF CTR=PRD CTR=CMP Continuous / Oneshot Capture Control 图 4-14. eCAP 功能方框图 eCAP 模块以 SYSCLKOUT 速率计时。 PCLKCR1 寄存器中的时钟使能位 (ECAP1 ENCLK) 只关闭 eCAP 模块(为了实现低功耗运行)。 复位 时,ECAP1ENCLK 被设定为低电平,表明外设时钟被关闭。 版权 © 2009–2012, Texas Instruments Incorporated 外设 85 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 名称 TSCTR CTRPHS CAP1 CAP2 CAP3 CAP4 被保留 ECCTL1 ECCTL2 ECEINT ECFLG ECCLR ECFRC 被保留 eCAP1 0x6A00 0x6A02 0x6A04 0x6A06 0x6A08 0x6A0A 0x6A0C-0x6A12 0x6A14 0x6A15 0x6A16 0x6A17 0x6A18 0x6A19 0x6A1A-0x6A1F 表 4-15. eCAP 控制和状态寄存器 大小 (x 16) 2 2 2 2 2 2 8 1 1 1 1 1 1 6 受 EALLOW 保护 说明 时间戳计数器 计数器相位偏移值寄存器 捕捉 1 寄存器 捕捉 2 寄存器 捕捉 3 寄存器 捕捉 4 寄存器 被保留 捕捉控制寄存器 1 捕捉控制寄存器 2 捕捉中断使能寄存器 捕捉中断标志寄存器 捕捉中断清除寄存器 捕捉中断强制寄存器 被保留 www.ti.com.cn 86 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 4.11 高分辨率捕捉 (HRCAP) 模块 高分辨率捕捉 (HRCAP) 模块测量外部脉冲与一个 300ps 典型分辨率之间的差异。 HRCAP 的用途包括: • 电容触摸应用 • 脉冲序列周期的高分辨率周期和占空比测量 • 瞬时速度测量 • 瞬时频率测量 • 在一个隔离边界上的电压测量 • 距离/回声定位测量和扫描 HRCAP 模块的特性包括: • 在非高分辨率或者高分辨率模式中的脉宽捕捉 • 差分 (Delta) 模式脉宽捕捉 • 在每个边沿上 300ps 分辨率的典型高分辨率捕捉 • 下降或者上升边沿上的中断 • 2 深度缓冲器中脉冲宽度的持续模式捕捉 • 针对精准高分辨率捕捉的校准逻辑 • 所有上述资源只用于一个单输入引脚 • 由 TI 提供的 HRCAP 校准软件库用于校准和计算部分脉冲宽度。 除了一个高分辨率校准时钟,HRCAP 模块还包括一个捕捉通道,校准时,将内部连接至 ePWM8A HRPWM 通道。 每一个 HRCAP 通道有下列独立的关键资源: • 专用输入捕捉引脚 • 16 位 HRCAP 时钟等于 PPL 输出频率(与 SYSCLK 异步)或者等于 SYSCLK 频率(与 SYSCLK 同 步) • 在一个 2 深度缓冲器中的高分辨率脉宽捕捉 HRCAP Calibration Logic HRCAPxENCLK SYSCLK PLLCLK HRCAPx Module PIE HRCAPxINTn EPWMx EPWMxA HRPWM HRCAP Calibration Signal (Internal) HRCAPx 图 4-15. HRCAP 功能方框图 GPIO Mux 版权 © 2009–2012, Texas Instruments Incorporated 外设 87 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 名称 HCCTL HCIFR HCICLR HCIFRC HCCOUNTER HCCAPCNTRISE0 HCCAPCNTFALL0 HCCAPCNTRISE1 HCCAPCNTFALL1 HRCAP1 0x6AC0 0x6AC1 0x6AC2 0x6AC3 0x6AC4 0x6AD0 0x6AD2 0x6AD8 0x6ADA (1) 寄存器是 EALLOW 受保护的。 www.ti.com.cn 表 4-16. HRCAP 寄存器 HRCAP2 0x6AE0 0x6AE1 0x6AE2 0x6AE3 0x6AE4 0x6AF0 0x6AF2 0x6AF8 0x6AFA 大小 (x 16) 1 1 1 1 1 1 1 1 1 说明 HRCAP 控制寄存器(1) HRCAP 中断标志寄存器 HRCAP 中断清除寄存器 HRCAP 中断强制寄存器 HRCAP 16 位计数器寄存器 在上升边沿 0 寄存器上的 HRCAP 捕捉计数器 在下降边沿 0 寄存器上的 HRCAP 捕捉计数器 在上升边沿 1 寄存器上的 HRCAP 捕捉计数器 在下降边沿 1 寄存器上的 HRCAP 捕捉计数器 88 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn 4.12 增强型正交编码器脉冲 (eQEP) 此器件包含一个增强型正交编码器脉冲 (eQEP) 模块。 名称 QPOSCNT QPOSINIT QPOSMAX QPOSCMP QPOSILAT QPOSSLAT QPOSLAT QUTMR QUPRD QWDTMR QWDPRD QDECCTL QEPCTL QCAPCTL QPOSCTL QEINT QFLG QCLR QFRC QEPSTS QCTMR QCPRD QCTMRLAT QCPRDLAT 被保留 eQEP1 地址 0x6B00 0x6B02 0x6B04 0x6B06 0x6B08 0x6B0A 0x6B0C 0x6B0E 0x6B10 0x6B12 0x6B13 0x6B14 0x6B15 0x6B16 0x6B17 0x6B18 0x6B19 0x6B1A 0x6B1B 0x6B1C 0x6B1D 0x6B1E 0x6B1F 0x6B20 0x6B210x6B3F 表 4-17. eQEP 控制和状态寄存器 eQEP1 大小 (x16)/ #SHADOW 2/0 2/0 2/0 2/1 2/0 2/0 2/0 2/0 2/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 31/0 eQEP 位置计数器 eQEP 初始化位置计数 eQEP 最大位置计数 eQEP 位置比较 eQEP 索引位置锁存 eQEP 选通脉冲位置锁存 eQEP 位置锁存 eQEP 单位定时器 eQEP 单位周期寄存器 eQEP 安全装置定时器 eQEP 安全装置周期寄存器 eQEP 解码器控制寄存器 eQEP 控制寄存器 eQEP 捕捉控制寄存器 eQEP 位置比较控制寄存器 eQEP 中断使能寄存器 eQEP 中断标志寄存器 eQEP 中断清除寄存器 eQEP 中断强制寄存器 eQEP 状态寄存器 eQEP 捕捉定时器 eQEP 捕捉周期寄存器 eQEP 捕捉定时器锁存 eQEP 捕捉周期锁存 ZHCS864I – APRIL 2009 – REVISED JULY 2012 寄存器说明 版权 © 2009–2012, Texas Instruments Incorporated 外设 89 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 图 4-16显示了 eQEP 功能方框图 SYSCLKOUT System Control Registers EQEPxENCLK To CPU www.ti.com.cn Data Bus 16 QCTMRLAT QCPRDLAT QCAPCTL 16 QCPRD QCTMR 16 Quadrature Capture Unit (QCAP) Registers Used by Multiple Units QEPCTL QUTMR QUPRD 32 QWDTMR QWDPRD 16 QEPSTS QFLG UTOUT UTIME QWDOG QDECCTL WDTOUT 16 EQEPxINT PIE 16 QPOSLAT QPOSSLAT QPOSILAT Position Counter/ Control Unit (PCCU) QCLK QDIR QI QS Quadrature Decoder PHE (QDU) PCSOUT EQEPxAIN EQEPxBIN EQEPxIIN EQEPxIOUT EQEPxIOE GPIO MUX EQEPxSIN EQEPxSOUT EQEPxSOE EQEPxA/XCLK EQEPxB/XDIR EQEPxI EQEPxS 32 32 16 QPOSCNT QPOSINIT QPOSMAX QPOSCMP QEINT QFRC QCLR QPOSCTL Enhanced QEP (eQEP) Peripheral 图 4-16. eQEP 功能方框图 90 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 4.13 JTAG 端口 在2803x器件上,JTAG 端口被减少到 5 个引脚 (TRST,TCK,TDI,TMS,TDO)。 TCK,TDI,TMS 和 TDO 引脚也是 GPIO 引脚。 TRST信号在图 4-17中为引脚选择 JTAG 或者 GPIO 运行模式。 在仿真/调试 期间,这些引脚的 GPIO 功能并不可用。 如果 GPIO38/TCK/XCLKIN 引脚被用于提供一个外部时钟,一个 替代的内部时钟源应该被用于在仿真/调试期间为器件计时,这是因为 TCK 功能需要这个引脚。 注 在2803x器件中,JTAG 引脚也可被用作 GPIO 引脚。 在电路板设计时应该小心以确保连接到 这些引脚的电路不会影响 JTAG 引脚功能的仿真能力。 任一连接到这些引脚的电路不应防止仿 真器驱动 JTAG 引脚(或者被 JTAG 引脚驱动)进行成功的调试。 TRST TRST = 0: JTAG Disabled (GPIO Mode) TRST = 1: JTAG Mode TRST TCK/GPIO38 TDO/GPIO37 TMS/GPIO36 TDI/GPIO35 XCLKIN GPIO38_in TCK GPIO38_out GPIO37_in GPIO36_in GPIO36_out GPIO35_in GPIO35_out C28x Core 1 TDO 0 GPIO37_out 1 1 0 TMS 1 TDI 1 0 图 4-17. JTAG/GPIO 复用 版权 © 2009–2012, Texas Instruments Incorporated 外设 91 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 4.14 GPIO MUX GPIO 复用器除了提供独立的引脚位拆裂 I/O 功能外,还可以将最多 3 个独立的外设信号复用在一个单一的 GPIP 引脚上、 器件支持45个 GPIO 引脚。 GPIO 控制和数据寄存器被映射到外设帧 1 以在寄存器上启用 32 位运行(连同 16 位运行)。表 4-18显示了 GPIO 寄存器映射。 名称 GPACTRL GPAQSEL1 GPAQSEL2 GPAMUX1 GPAMUX2 GPADIR GPAPUD GPBCTRL GPBQSEL1 GPBMUX1 GPBDIR GPBPUD AIOMUX1 AIODIR GPADAT GPASET GPACLEAR GPATOGGLE GPBDAT GPBSET GPBCLEAR GPBTOGGLE AIODAT AIOSET AIOCLEAR AIOTOGGLE GPIOXINT1SEL GPIOXINT2SEL GPIOXINT3SEL GPIOLPMSEL 表 4-18. GPIO 寄存器 地址 大小 (x 16) 说明 GPIO 控制寄存器(受 EALLOW 保护) 0x6F80 2 GPIO A 控制寄存器 (GPIO0 至 31) 0x6F82 2 GPIO A 限定器选择 1 寄存器 (GPIO0 至 15) 0x6F84 2 GPIO A 限定器选择 2 寄存器 (GPIO16 至 31) 0x6F86 2 GPIO A MUX 1 寄存器(GPIO0 至 15) 0x6F88 2 GPIO A MUX 2 寄存器(GPIO16 至 31) 0x6F8A 2 GPIO A 方向寄存器 (GPIO0 至 31) 0x6F8C 2 GPIO A 上拉电阻器禁用寄存器 (GPIO0 至 GPIO31) 0x6F90 2 GPIO B 控制寄存器 (GPIO32 至 44) 0x6F92 2 GPIO B 限定器选择 1 寄存器 (GPIO32 至44) 0x6F96 2 GPIO B MUX 1 寄存器 (GPIO32 至44) 0x6F9A 2 GPIO B 方向寄存器 (GPIO32 至44) 0x6F9C 2 GPIO B 上拉电阻器禁用寄存器 (GPIO38 至44) 0x6FB6 2 模拟,I/O 复用 1 寄存器(AIO0 至 AIO15) 0x6FBA 2 模拟,I/O 方向寄存器(AIO0 至 AIO15) GPIO 数据寄存器(不受 EALLOW 保护) 0x6FC0 2 GPIO A 数据寄存器(GPIO0 至 31) 0x6FC2 2 GPIO A 数据设定寄存器(GPIO0 至 31) 0x6FC4 2 GPIO A 数据清除寄存器(GPIO0 至 31) 0x6FC6 2 GPIO A 数据切换寄存器(GPIO0 至 31) 0x6FC8 2 GPIO B 数据寄存器 (GPIO32 至44) 0x6FCA 2 GPIO B 数据设定寄存器(GPIO32 至 44 0x6FCC 2 GPIO B 数据清除寄存器(GPIO32 至44 0x6FCE 2 GPIO B 数据切换寄存器(GPIO32 至44) 0x6FD8 2 模拟 I/O 数据寄存器(AIO0 至 AIO15) 0x6FDA 2 模拟 I/O 数据设定寄存器(AIO0 至 AIO15) 0x6FDC 2 模拟 I/O 数据清除寄存器(AIO0 至 AIO15) 0x6FDE 2 模拟 I/O 数据切换寄存器(AIO0 至 AIO15) GPIO 中断和低功耗模式选择寄存器(受 EALLOW 保护) 0x6FE0 1 XINT1 GPIO 输入选择寄存器 (GPIO0 至 31) 0x6FE1 1 XINT2 GPIO 输入选择寄存器 (GPIO0 至 GPIO31) 0x6FE2 1 XINT3 GPIO 输入选择寄存器 (GPIO0 至 GPIO31) 0x6FE8 2 LPM GPIO 选择寄存器 (GPIO0 至 GPIO31) 注 从写入 GPxMUXn/AIOMUXn 和 GPxQSELn 寄存器发生到动作有效有两个 SYSCLKOUT 周 期延迟。 92 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 表 4-19. GPIOA MUX(1)(2) 复位时缺省 主 I/O 功能 外设 选择 1 外设 选择 2 外设 选择 3 GPAMUX1 寄存器位 (GPAMUX1 位 = 00) (GPAMUX1 位 = 01) (GPAMUX1 位 = 10) (GPAMUX1 位 = 11) 1-0 GPIO0 EPWM1A (O) 被保留 被保留 3-2 GPIO1 EPWM1B (O) 被保留 COMP1OUT (O) 5-4 GPIO2 EPWM2A (O) 被保留 被保留 7-6 GPIO3 EPWM2B (O) SPISOMIA (I/O) COMP2OUT (O) 9-8 GPIO4 EPWM3A (O) 被保留 被保留 11-10 GPIO5 EPWM3B (O) SPISIMOA (I/O) ECAP1 (I/O) 13-12 GPIO6 EPWM4A (O) EPWMSYNCI (I) EPWMSYNCO (O) 15-14 GPIO7 EPWM4B (O) SCIRXDA (I) 被保留 17-16 GPIO8 EPWM5A (O) 被保留 ADCSOCAO (O) 19-18 GPIO9 EPWM5B (O) LINTXA (O) HRCAP1 (I) 21-20 GPIO10 EPWM6A (O) 被保留 ADCSOCBO(O) 23-22 GPIO11 EPWM6B (O) LINRXA (I) HRCAP2 (I) 25-24 27-26 29-28 31-30 GPIO12 GPIO13 (3) GPIO14 (3) GPIO15 (3) TZ1 (I) TZ2(I) TZ3(I) TZ1(I) SCITXDA (O) 保留 LINTXA (O) LINRXA (I) SPISIMOB (I/O) SPISOMIB (I/O) SPICLKB (I/O) SPISTEB(I/O) GPAMUX2 寄存器位 (GPAMUX2 位 = 00) (GPAMUX2 为 = 01) (GPAMUX2 位 = 10) (GPAMUX2 位 = 11) 1-0 GPIO16 SPISIMOA (I/O) 保留 TZ2(I) 3-2 GPIO17 SPISOMIA (I/O) 被保留 TZ3(I) 5-4 GPIO18 SPICLKA (I/O) LINTXA (O) XCLKOUT (O) 7-6 GPIO19/XCLKIN SPISTEA(I/O) LINRXA (I) ECAP1 (I/O) 9-8 GPIO20 EQEP1A (I) 被保留 COMP1OUT (O) 11-10 GPIO21 EQEP1B (I) 被保留 COMP2OUT (O) 13-12 GPIO22 EQEP1S (I/O) 被保留 LINTXA (O) 15-14 GPIO23 EQEP1I (I/O) 被保留 LINRXA (I) 17-16 19-18 21-20 23-22 GPIO24 GPIO25 (3) GPIO26 (3) GPIO27 (3) ECAP1 (I/O) 被保留 HRCAP1 (I) HRCAP2 (I) 被保留 被保留 被保留 被保留 SPISIMOB (I/O) SPISOMIB (I/O) SPICLKB (I/O) SPISTEB(I/O) 25-24 GPIO28 SCIRXDA (I) SDAA (I/OD) TZ2(I) 27-26 GPIO29 SCITXDA (O) SCLA (I/OD) TZ3(I) 29-28 GPIO30 CANRXA (I) 被保留 被保留 31-30 GPIO31 CANTXA (O) 被保留 被保留 (1) 被保留意味着没有外设被指定到这个 GPxMUX1/2 寄存器设置。 如果它被选择,那么引脚的状态将为未定义并且此引脚可被驱动。 这个 选择是为以后扩展预留的保留配置。 (2) I = 输入,O = 输出,OD = 开漏 (3) 这些引脚在 64 引脚封装内不可用。 版权 © 2009–2012, Texas Instruments Incorporated 外设 93 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 表 4-20. GPIOB MUX(1) 复位时缺省 主 I/O 功能 外设选择 4 (GPBMUX1 位 = 00) 1-0 GPIO32 3-2 GPIO33 5-4 GPIO34 7-6 GPIO35 (TDI) 9-8 GPIO36 (TMS) 11-10 GPIO37 (TDO) 13-12 15-14 17-16 19-18 21-20 23-22 25-24 GPIO38/XCLKIN (TCK) GPIO39 (2) GPIO40 (2) GPIO41 (2) GPIO42 (2) GPIO43 (2) GPIO44 (2) 27-26 被保留 29-28 被保留 31-30 被保留 (1) I = 输入,O = 输出,OD = 开漏 (2) 这些引脚在 64 引脚封装内不可用。 外设选择 1 (GPBMUX1 位 = 01) SDAA (I/OD) SCLA (I/OD) COMP2OUT (O) 被保留 被保留 被保留 被保留 被保留 EPWM7A (O) EPWM7B (O) 被保留 被保留 被保留 被保留 被保留 被保留 外设选择 2 (GPBMUX1 为 = 10) EPWMSYNCI (I) EPWMSYNCO (O) 被保留 被保留 被保留 被保留 被保留 被保留 被保留 被保留 被保留 被保留 被保留 被保留 被保留 被保留 外设选择 3 (GPBMUX1 位 = 11) ADCSOCAO(O) ADCSOCBO(O) COMP3OUT (O) 被保留 被保留 被保留 被保留 被保留 被保留 被保留 COMP1OUT (O) COMP2OUT (O) 被保留 被保留 被保留 被保留 表 4-21. 模拟 MUX(1) AIOMUX1 寄存器位 1-0 3-2 5-4 7-6 9-8 11-10 13-12 15-14 17-16 19-18 21-20 23-22 25-24 27-26 29-28 31-30 (1) I = 输入,O = 输出 (2) 这些引脚在 64 引脚封装内不可用。 AIOx 和 外设选择 1 AIOMUX1 位 = 0,x ADCINA0 (I) ADCINA1(I) AIO2 (I/O) ADCINA3(I) AIO4 (I/O) ADCINA5 (2)(I) AIO6 (I/O) ADCINA7(I) ADCINB0 (I) ADCINB1(I) AIO10 (I/O) ADCINB3(I) AIO12 (I/O) ADCINB5 (2)(I) AIO14 (I/O) ADCINB7(I) 复位时缺省 外设选择 2 和外设选择 3 AIOMUX1 位 = 1,x ADCINA0 (I) ADCINA1(I) ADCINA2 (I),COMP1A (I) ADCINA3(I) ADCINA4 (I),COMP2A(I) ADCINA5 (I) ADCINA6 (I),COMP3A (I) ADCINA7(I) ADCINB0 (I) ADCINB1(I) ADCINB2 (I),COMP1B (I) ADCINB3(I) ADCINB4 (I),COMP2B(I) ADCINB5 (I) ADCINB6 (I),COMP3B (I) ADCINB7(I) 通过四个选择中的 GPxQSEL1/2 寄存器,用户可为每一个 GPIO 引脚选择输入限定的类型: • 只同步至 SYSCLKOUT (GPxQSEL1/2=0,0):这是复位时所有 GPIO 引脚的缺省模式并且它只是将输入 信号同步至系统时钟 (SYSCLKOUT)。 • 使用采样窗口的限定条件(GPxQSEL1/2=0,1 和 1,0):这个模式中,在与系统时钟 (SYSCLKOUT) 同步后,输入信号在输入被允许改变前,被一定数量的周期所限定。 94 外设 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 • 采样周期由 GPxCTRL 寄存器内的 QUALPRD 位所指定并且可在一组 8 个信号中进行配置。 它为采样 输入信号指定了多个 SYSCLKOUT 周期。 采样窗口为 3 样品或者 6 样品宽并且只有当所有样品与图表 4-18(对于 6 样品模式)中所显示的一样时(全 0 或者全 1),输出才会改变。 • 无同步 (GPxQSEL1/2=1,1):这个模式用于无需同步的外设(同步不在外设内执行)。 由于器件上所要求的多级复用,有可能会有一个外设输入信号被映射到多于一个 GPIO 引脚的情况。 此 外,当一个输入信号未被选择时,输入信号将缺省为一个 0 或者 1 状态,这由外设而定。 GPIOLMPSEL LPMCR0 GPIOXINT1SEL GPIOXINT2SEL GPIOXINT3SEL GPIOx pin Low P ower Modes Block External Interrupt PIE MUX Asynchronous path GPxPUD Internal Pullup GPxQSEL1/2 GPxCTRL Input Qualification Asynchronous path High Impedance Output Control 0 = Input, 1 = Output XRS GPxDAT (read) 00 N/C 01 Peripheral 1 Input 10 Peripheral 2 Input 11 Peripheral 3 Input GPxTOGGLE GPxCLEAR GPxSET 00 GPxDAT (latch) 01 Peripheral 1 Output 10 Peripheral 2 Output 11 Peripheral 3 Output 00 GPxDIR (latch) 01 Peripheral 1 Output Enable 10 Peripheral 2 Output Enable 11 Peripheral 3 Output Enable = Default at Reset GPxMUX1/2 A. x 代表端口,A 或 B。例如,GPxDIR 是指 GPADIR 和 GPBDIR 寄存器,这取决于所选择的特定 GPIO 引脚。 B. 在相同的存储器位置存取 GPxDAT 锁定/读取。 C. 这是一个常用的 GPIO MUX 方框图。 并不是所有选项都可用于所有 GPIO 引脚。 如需特定引脚变更,请参 阅TMS320x2803xPiccolo 系统控制和中断参考指南》(文献编号SPRUGL8) 图 4-18. GPIO 复用 版权 © 2009–2012, Texas Instruments Incorporated 外设 95 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 5 器件支持 德州仪器 (TI) 为 C28x™ 的 MCU 类产品提供了大量的开发工具,其中包括评估处理器性能、生成代码、开 发算法执行的工具,且完全集成以及调试软件和硬件模块。 下面的产品支持基于2803x的应用的开发: 软件开发工具 • Code Composer Studio™ 集成开发环境 (IDE) – C/C++ 编译器 – 代码生成工具 – 汇编器/连接器 – 周期精确模拟器 • 应用算法 • 示例应用代码 硬件开发工具 • 开发和评估工具 • 基于 JTAG 的仿真器 - XDS510™ 类别, XDS560™ 仿真器,XDS100 • 闪存编程工具 • 电源 • 文档和线缆 5.1 器件和开发支持工具命名规则 为了指出产品开发周期的阶段,TI 为所有 TMS320™ MCU 器件和支持工具的部件号分配了前缀。 每一个 TMS320™ MCU 商用系列成员产品具有以下三个前缀中的一个:TMX,TMP,或者 TMS(例 如,TMS320F28032)。 德州仪器 (TI) 建议为其支持的工具使用三个可能前缀指示符中的两个:TMDX 和 TMDS。 这些前缀代表了产品开发的发展阶段,即从工程原型 (TMX/TMDX) 直到完全合格的生产器件/工具 (TMS/TMDS)。 器件开发进化流程: TMX TMP TMS 试验器件不一定代表最终器件的电气规范标准。 最终的芯片模型符合器件的电气规范标准,但是未经完整的质量和可靠性验证。 完全合格的产品器件 支持工具开发发展流程: TMDX 还未经完整的德州仪器 (TI) 内部质量测试的开发支持工具 TMDS 完全合格的开发支持产品 TMX 和 TMP 器件和 TMDX 开发支持工具出货时带有如下的免责声明: “开发产品用于内部评估用途。” TMS 器件和 TMDS 开发支持工具已进行完全特性描述,并且器件的质量和可靠性已经完全论证。 TI 的标准 保修证书适用。 预测显示原型器件(TMX 或者 TMP)的故障率大于标准生产器件。 由于它们的预计的最终使用故障率仍未 定义,德州仪器 (TI) 建议不要将这些器件用于任何生产系统。 只有合格的产品器件将被使用。 TI 器件的命名规则也包括一个带有器件系列名称的后缀。 这个后缀表示封装类型(例如,PN)和温度范 围(例如,T)。图 5-1提供了读取任一系列产品成员完整器件名称的图例。 96 器件支持 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 TMS 320 F 28032 PN T PREFIX TMX = experimental device TMP = prototype device TMS = qualified device TEMPERATURE RANGE T = −40°C to 105°C S = −40°C to 125°C Q = −40°C to 125°C (Q refers to Q100 qualification for automotive applications.) DEVICE FAMILY 320 = TMS320 MCU Family PACKAGE TYPE 56-Pin RSH Very Small Quad Flatpack (No Lead) (VQFN) 64-Pin PAG Thin Quad Flatpack (TQFP) 80-Pin PN Low-Profile Quad Flatpack (LQFP) TECHNOLOGY F = Flash DEVICE 28035 28034 28033 28032 28031 28030 图 5-1. 器件命名规则 版权 © 2009–2012, Texas Instruments Incorporated 器件支持 97 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 5.2 相关文档  从产品声明到应用开发的大量文档提供了对所有 TMS320™ MCU 系列器件的支持。 提供的文档类型包括: 数据表和数据手册,并带有设计规范标准;以及硬件和软件应用。 表 5-1显示了适用于这个数据手册中器件的外设参考指南。 有关外设类型的更多信息,请见 《TMS320x28xx,28xxx DSP 外设参考指南》(文献编号SPRU566)。 表 5-1. TMS320F2803x 外设选择指南 外设 文献编号 编 号 类型 (1) 28030, 28031, 28032, 28033, 28034, 28035 TMS320x2803x Piccolo 系统控制和中断 TMS320x2802x,2803x Piccolo 模数转换器 (ADC) 和比较器 SPRUGL8 - X SPRUGE5 3/0 (2) X TMS320x2802x,2803x Piccolo 串行通信接口(SCI) SPRUGH1 0 X TMS320x2802x, 2803x Piccolo 串行外设接口 (SPI) SPRUG71 1 X TMS320x2803x Piccolo 引导 ROM SPRUGO0 - X TMS320x2802x,2803x Piccolo 增强型脉宽调制器 (ePWM) 模块 SPRUGE9 1 X TMS320x2802x,2803x Piccolo 增强型捕捉 (eCAP) 模块 SPRUFZ8 0 X TMS320x2802x,2803x Piccolo 内部集成电路 (I2C) SPRUFZ9 0 X TMS320x2802x,2803x Piccolo 高分辨率脉宽调制器 (HRPWM) SPRUGE8 1 X TMS320x2803x Piccolo 控制律加速器 (CLA) SPRUGE6 0 X TMS320x2803x Piccolo 本地互联网络 (LIN) 模块 SPRUGE2 0 X TMS320x2803x Piccolo 增强型正交编码器脉冲 (eQEP) SPRUFK8 0 X TMS320x2803x Piccolo 增强型控制器局域网 (eCAN) SPRUGL7 0 X TMS320x2803x Piccolo 高分辨率捕捉 (HRCAP) SPRUH56 0 X (1) 一个类型变化代表一个外设模块中的主要功能特性差异。 在一个外设类型内,器件之间会有细微差异,而这些差异不会影响模块的基本功 能性。 外设参考指南列出了这些特定器件差异。 (2) ADC 模块为类型 3,而比较器模块为类型 0。 下列文档可从 TI 网站 (www.ti.com) 中下载: 数据指南 SPRS584 《TMS320F28030,TMS320F28031,TMS320F28032,TMS320F28033,TMS320F28034 ,TMS320F28035 Piccolo 微控制器数据手册》包含有 C2803x 器件的引脚分配、信号说明、 以及电气和定时技术规范。 SPRZ295 《TMS320F28030,TMS320F28031,TMS320F28032,TMS320F28033,TMS320F28034 ,TMS320F28035 Piccolo MCU 芯片勘误表》对与芯片有关的已知报告进行了说明并提供了 权变措施。 CPU 用户指南 SPRU430 《TMS320C28x CPU 和指令集参考指南》描述了 TMS320C28x 定点数字信号处理器 (DSP) 的中央处理器 (CPU) 和汇编语言指令。 它还描述了这些 DSP 上可用的仿真功能。 外设指南 SPRUGL8 《TMS320x2803x Piccolo 系统控制和中断参考指南》描述了 2803x 微控制器 (《MCU) 的不 同中断和系统控制特性。 SPRU566 《TMS320x28xx,28xxx DSP 外设参考指南》描述了 28x 数字信号处理器 (DSP) 的外设参 考指南。 98 器件支持 版权 © 2009–2012, Texas Instruments Incorporated TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 SPRUGO0 《TMS320x2803x Piccolo 引导 ROM 参考指南》 描述了引导加载程序(由厂家编辑的引导 加载软件)的用途和特性并提供代码示例。 它还描述了器件的片载引导 ROM 的其它内容,并 标识了所有信息在该存储器内的位置。 SPRUGE5 《TMS320x2802x,2803x Piccolo 模数转换器 (ADC) 参考指南》描述了如何配置和使用片 载 ADC 模块,此模块是一种 12 位管线型 ADC。 SPRUGE9 《TMS320x2802x,2803x Piccolo 增强型脉宽调制器 (ePWM) 模块参考指南》描述了增强型 脉宽调制器的主要应用领域,包括数字电机控制、开关模式电源控制、UPS(不间断电源)和 其它形式的电力转换。 SPRUGE8 《TMS320x2802x, 2803x Piccolo 高分辨率脉宽调制器 (HRPWM)》 描述了脉宽调制器的高 分辨率扩展版本 (HRPWM) 的操作。 SPRUGH1 《TMS320x2802x,2803x Piccolo 串行通信接口 (SCI) 参考指南》描述了如何使用 SCI。 SPRUFZ8 《TMS320x2802x,2803x Piccolo 增强型捕捉 (eCAP) 模块参考指南》描述了增强型捕捉模 块。 它包括模块描述和寄存器。 SPRUG71 《TMS320x2802x,2803x Piccolo 串行外设接口 (SPI) 参考指南》描述了 SPI - 一种高速同 步串行输入/输出 (I/O) 端口 - 它允许按照已编程的位传输速率将具有编程长度(1 到 16 位)的 串行比特流移入或移出器件。 SPRUFZ9 《TMS3202802x,2803x, x 集成电路间 (I2C) 参考指南》描述了集成电路间 (I2C) 模块的特 性和操作。 SPRUGE6 《TMS320x2803x Piccolo 控制律加速器 (CLA) 参考指南》描述了控制律加速器 (CLA) 的操 作。 SPRUGE2 《TMS320x2803x Piccolo 本地互联网络 (LIN) 模块参考指南》描述了本地互联网络 (LIN) 模 块的操作。 SPRUFK8 《TMS320x2803x Piccolo 增强型正交编码器脉冲 (eQEP) 参考指南》描述了增强型正交编码 器脉冲 (eQEP) 的操作。 SPRUGL7 《TMS320x2803x Piccolo 增强型控制器局域网 (eCAN) 参考指南》描述了增强型控制器局域 网 (eCAN) 的操作。 SPRUH56 《TMS320x2803x Piccolo 高分辨率捕捉 (HRCAP) 用户指南》描述了高分辨率捕捉 (HRCAP) 模块的操作。 工具指南 SPRU513 《TMS320C28x 汇编语言工具 v5.0.0 用户指南》描述了用于 TMS320C28x 器件的汇编语言 工具(用于开发汇编语言代码的汇编程序和其它工具)、汇编器指令、宏、通用目标文件格 式、和符号调试指令。 SPRU514 《TMS320C28x 优化 C/C++ 编译器 v5.0.0 用户指南》描述了 TMS320C28x™ C/C++ 编译 器。 此编译器接受 ANSI 标准 C/C++ 源代码,并为 TMS320C28x 器件生成 TMS320 DSP 汇 编语言源代码。 SPRU608 《TMS320C28x 指令集模拟器技术概览》描述了用于 TMS320C2000 IDE 的 Code Composer Studio 内提供的模拟器,此模拟器能够模拟 C28x™ 内核的指令集。 5.3 社区资源 下列链接提供到 TI 社区资源的连接。 链接的内容由各个分销商“按照原样”提供。 这些内容并不构成 TI 技术 规范和标准且不一定反映 TI 的观点;请见 TI 的使用条款。 TI E2E 社区 TI 工程师间 (E2E) 社区 此社区的创建目的是为了促进工程师之间协作。 在 e2e.ti.com 中,您 可以咨询问题、共享知识、探索思路,在研发工程师的帮助下解决问题。 德州仪器 (TI) 嵌入式处理器维基网站 德州仪器 (TI) 嵌入式处理器维基网站。 此网站的建立是为了帮助开发 人员从德州仪器 (TI) 的嵌入式处理器入门并且也为了促进与这些器件相关的硬件和软件的总体 Copyright © 2009–2012, Texas Instruments Incorporated 器件支持 99 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 知识的创新和增长。 www.ti.com.cn 100 器件支持 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn 6 电气规范 ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.1 最大绝对额定值(1)(2) 电源电压范围,VDDIO(I/O 和闪存) 相对于 VSS -0.3V 至 4.6V 电源电压,VDD 相对于 VSS -0.3V 至 2.5V 模拟电压范围,VDDA 相对于 VSSA -0.3V 至 4.6V 输入电压范围,VIN(3.3V) -0.3V 至 4.6V 输出电压范围,VO 输入钳制电流,IIK(VIN<0 或者 VIN>VDDIO)(3) -0.3V 至 4.6V ±20mA 输出钳制电流,IOK(VO < 0 或者 VO > VDDIO) 结温范围,TJ (4) 贮存温度范围,Tstg (4) ±20mA -40°C 至 150°C -65°C 至 150°C (1) 在超出那些下面列出的绝对最大额定值条件下工作可能会造成器件的永久损坏。 这些只是应力额定值,在这些值或者任何超过Section 6.2 下所标明的其它条件下的功能运行并未注明。 长时间处于最大绝对额定情况下会影响设备的可靠性。 (2) 所有电压值都是相对于 VSS的值,除非额外注明。 (3) 每个引脚上的持续钳制电流为 2mA。 (4) 长期高阻抗贮存并且/或者在最大温度条件下长时间使用会使器件总体使用寿命的缩短。 额外信息,请见《IC 封装热度量应用报告》(文 献编号SPRA953)和《用于 TMS320LF24xx 和 TMS320F28xx 器件应用报告的可靠性数据》(文献编号SPRA963)。 6.2 建议的运行条件 器件电源电压,I/O,VDDIO (1) 器件电源电压 CPU,VDD(当内部 VREG 被禁用并且 由 1.8V 电源外部供电时) 最小值 2.97 1.71 标称值 3.3 1.8 电源接地,VSS 模拟电源电压,VDDA (1) 模拟接地,VSSA 器件时钟频率(系统时钟) 0 2.97 3.3 0 2 高电平输入电压,VIH(3.3V) 低电平输入电压,VIL(3.3V) 高电平输出源电流,VOH=VOH(最小值),IOH 所有 GPIO/AIO 引脚 组 2 (2) 2 VSS-0.3 低电平输出灌电流,VOL=VOL(最大值),IOL 所有 GPIO/AIO 引脚 组 2(2) 结温,TJ T 版本 -40 S 版本 -40 环境温度,TA 结温,TJ Q 版本(Q100 标准) -40 –40 (1) VDDIO和 VDDA 之间的差距应保持在大约 0.3 V 之内。 (2) 第 2 组引脚如下:GPIO16,GPIO17,GPIO18,GPIO19,GPIO28,GPIO29,GPIO36,GPIO37 最大值 3.63 1.995 3.63 60 VDDIO+0.3 0.8 -4 -8 4 8 105 125 125 150 单位 V V V V V MHz V V mA mA mA mA °C °C Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 101 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 6.3 电气特性(1) 在推荐的运行条件下(除非额外注明) 参数 测试条件 最小值 典型值 VOH 高电平输出电压 VOL 低电平输出电压 IOH=IOH最大值 IOH=50μA IOL=IOL最大值 IIL 输入电流 (低电平) 带有上拉使能的引 脚 VDDIO=3.3V,VIN=0V 具有下拉使能的引 脚 VDDIO=3.3V,VIN=0V 所有 GPIO XRS引脚 2.4 VDDIO-0.2 -80 -140 -230 -300 IIH 输入电流 (高电平) 上拉电阻器被启用 的引脚 VDDIO=3.3V,VIN=VDDIO 下拉电阻器被启用 的引脚 VDDIO=3.3V,VIN=VDDIO 28 50 IOZ 输出电流,上拉电阻器或者下拉电 阻器被禁用 VO=VDDIO或者 0V CI 输入电容 VDDIOBOR 触发点 VDDIOBOR 滞后 监视器复位延迟时间 下降的 VDDIO 延迟时间过后,BOR/POR/OVR 事件被移除以释放XRS 2 2.50 2.78 35 400 VREG VDD输出 内部 VREG 打开 1.9 (1) 当片载 VREG 被使用时,它的输出由 POR/BOR 电路监控,如果内核电压 (VDD) 超出范围,此电路将复位器件。 最大值 单位 V 0.4 V -205 -375 μA ±2 ±2 μA 80 ±2 μA pF 2.96 V mV 800 μs V 102 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.4 流耗 Table 6-1. TMS320F2803x在 60MHz SYSCLKOUT 上的流耗 模式 可用 (闪存) IDLE STANDBY HALT 测试条件 下列的外设时钟被启用: • ePWM1/2/3/4/5/6/7 • eCAP1 • eQEP1 • eCAN • LIN • CLA • HRPWM • SCI-A • SPI-A/B • ADC • IC2 • COMP1/2/3 • CPU-TIMER0/1/2 所有 PWM 引脚被切换至 60MHz。 所有 I/O 引脚保持未连接状 态。 (4) (5) 正在闪存之外运行的代码具有 2个等待状态。 XCLKOUT 被关闭。 闪存被断电。 XCLKOUT 被关闭。 所有外设时钟被关闭。 闪存被断电。 外设时钟被关闭。 闪存被断电。 外设时钟被关闭。 输入时钟被禁用。 (7) VREG 被启用 IDDIO (1) IDDA (2) TYP (3) 最大值 典型 值 (3) 最大值 IDD 典型值 (3) 最大值 VREG 被禁用 IDDIO (1) 典型 值 (3) 最大值 IDDA (2) 典型 值 (3) 最大值 114mA(6) 135mA(6) 14mA 18mA 101mA(6) 120mA(6) 14mA 18mA 14mA 18mA 13mA 4mA 46μA 23mA 10μA 15μA 13mA 9mA 10μA 15μA 4mA 10μA 15μA 30μA 24mA 120μA 400μA 10μA 15μA 7mA 120μA 400μA 10μA 15μA 24μA 10μA 15μA (1) IDDIO电流取决于 I/O 引脚上的电力负载。 (2) 为了实现所显示的用于 IDLE,STANDBY,和 HALT 的 IDDA电流,必须通过写入 PCLKCR0 寄存器来明确关闭到 ADC 模块的时钟。 (3) TYP 数适用于常温和标称电压。 (4) 下面的操作在环路内完成: • 数据持续地从SPI-A/B,SCI-A,eCAN,LIN,和 I2C端口上被发出。 • 硬件复用器被使用。 • 安全装置被复位。 • ADC 正在执行持续转换。 • COMP1/2 是持续开关电压。 • GPIO17 被接通。 (5) CLA 正在持续执行多项式计算。 (6) 对于没有 CLA 的 F2803x 器件,从显示在Table 6-1中用于运行模式的 IDD(VREG 被禁用)/ IDDIO(VREG 被启用)电流数中减去用于 CLA 的 IDD电流数(请见Table 6-2)。 (7) 如果一个石英晶振或者陶瓷谐振器被用作时钟源,HALF 模式将关闭片载晶体振荡器。 NOTE 外设 - 器件中执行的 I/O 复用防止同时使用所有可用外设。 这是因为不止一个外设功能可共用 一个 I/O 引脚。 然而,可同时打开到所有外设的时钟,虽然这一配置并无实际用途。 如果这 一操作完成,器件汲取的电流将大于流耗表中的额定值。 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 103 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 6.4.1 减少流耗 2803x器件包含一个减少器件流耗的方法。 由于每一个外设单元有一个独立的时钟启用位,通过关闭到任一 未在指定应用中使用的外设模块的时钟,可大大减少流耗。 此外,可利用这三个低功耗模式的任一个来进一 步减少流耗。Table 6-2表明了由关闭时钟所实现的流耗减少的典型值。 Table 6-2. 不同外设的典型流耗(60MHz 时)(1) 外设 模块 (2) ADC IDD电流 减少 (mA) 2 (3) IC2 3 ePWM 2 eCAP 2 eQEP 2 SCI 2 SPI 2 COMP/DAC 1 HRPWM 3 HRCAP 3 CPU - 定时器 1 内部零引脚振荡器 0.5 CAN 2.5 LIN 1.5 CLA 20 (1) 复位时,所有外设时钟被禁用(除了 CPU 定时器时钟)。 只有在外 设时钟被打开时,才可进行对外设寄存器的写入/读取操作。 (2) 对于具有多个实例的外设,依照模块引用电流。 例如,为 ePWM 所 引出的 2mA 电流是用于一个 ePWM 模块。 (3) 这个数字代表了取自 ADC 模块数字部分的电流。 关闭 ADC 模块的时 钟也将消除取自 ADC (IDDA) 模拟部分的电流。 NOTE 当 XCLKOUT 被关闭时,IDDIO流耗减少了 15mA(典型值)。 NOTE 基线 IDD电流(此电流是指当内核在无外设被启用的情况下执行一个仿真环路时的电流) 为40mA,典型值。 为了达到一个指定应用的所需 IDD电流,取自外设(由应用启用)的电流必 须被增加到 IDD电流上。 下面是进一步减少流耗的其它方法: • 如果代码运行出 SARAM,闪存模块可被断电。 这将使 VDD电源轨内的流耗减少 值),VDDIO电源轨内的流耗减少 13mA(典型值)。 • 通过禁用负责输出功能的引脚上的上拉电阻,可实现 VDDIO电流节省。 18mA(典型 104 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 www.ti.com.cn 6.4.2 流耗图(VREG 被启用) TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 Operational Current (mA) Operational Current vs Frequency 140 120 100 80 60 40 20 0 0 10 20 30 40 50 60 70 SYSCLKOUT (MHz) IDDIO IDDA Figure 6-1. 典型运行电流与频率间的关系 (F2803x) Operational Power (mW) 500 450 400 350 300 250 200 0 Operational Power vs Frequency 10 20 30 40 50 60 70 SYSCLKOUT (MHz) Figure 6-2. 典型运行功率与频率间的关系 (F2803x) Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 105 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 Typical CLA operational current vs SYSCLKOUT 25 CLA operational IDDIO current (mA) 20 15 10 5 0 10 15 20 25 30 35 40 45 50 SYSCLKOUT (MHz) Figure 6-3. 典型 CLA 运行电流与 SYSCLKOUT 间的关系 www.ti.com.cn 55 60 106 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.5 散热设计考虑 根据最终应用设计和运行情况,IDD和 IDDIO电流应该不同。 最终产品中超过建议最大功率耗散的系统也许需 要额外的散热增强。 环境温度 (TA) 随着最终应用和产品设计而变化。 影响可靠性和功能性的关键参数是 TJ,结温、而非环境温度。 因此,应该注意将 TJ保持在额定限值内。 应该测量 T外壳温度以估计运行结温 TJ。 T外壳温度通常在封装顶部表面的中央进行测量。 散热应用报告《IC 封装散热度量》(文献编 号:SPRA953)和《针对 TMS320LF24xx 和 TMS320F28xx 器件的可靠性数据》(文献编 号:SPRA963)有助于理解散热度量和定义。 6.6 针对 MCU 的无信号缓冲的仿真器连接 Figure 6-4显示了 MCU 和 JTAG 接头之间针对单处理器配置的连接。 如果 JTAG 接头和 MCU 之间的距离 大于 6 英寸,那么仿真信号必须被缓冲。 如果距离小于 6 英寸,通常无需缓冲。Figure 6-4显示了较简单、 无缓冲的情况。 对于上拉/下拉电阻器的值,请见节 2.2,信号说明。 6 inches or less VDDIO VDDIO TRST TMS TDI TDO TCK MCU 13 EMU0 14 EMU1 2 TRST 1 TMS 3 TDI 7 TDO 11 TCK 9 TCK_RET 5 PD 4 GND 6 GND 8 GND 10 GND 12 GND JTAG Header A. JTAG/GPIO 复用请见图 4-17。 Figure 6-4. 针对 MCU 的无信号缓冲的仿真器连接 NOTE 2803x器件无 EMU0/EMU1 引脚。 对于有一个板上 JTAG 接头的设计,接头上的 EMU0/EMU1 引脚必须通过一个 4.7kΩ(典型值)电阻器被连接至 VDDIO。 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 107 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 6.7 时序参数符号 所用的时序参数符号按照 JEDEC 标准 100 创建。 为了缩短符号,一些引脚的名称和其它相关的术语名已 经按如下方法缩减: 小写下标和它们的 含意: a 访问时间 c 周期时间(周期) d 延迟时间 f 下降时间 h 保持时间 r 上升时间 su 建立时间 t 转换时间 v 有效时间 w 脉冲持续时间(宽度) 字母和符合符号和它们的 含意: H 高 L 低 V 有效 X 未知、改变、或者无关电平 Z 高阻抗 6.7.1 定时参数的通用注释 所有 28x 器件的输出信号(包括 XCLKOUT)取自一个内部时钟,这样,对于一个指定半周期的所有输出转 换在一个互相之间相对最小转换率时发生。 这个显示在下面时序图中的信号组合也许不一定代表真实的周期。 对于真实周期范例,请参见本文档的合适 周期说明部分。 6.7.2 测试负载电路 这个测试负载电路用于测试这个文档中提供的所有开关特性。 Tester Pin Electronics Data Sheet Timing Reference Point 42 W 3.5 nH 4.0 pF 1.85 pF Transmission Line (A) Z0 = 50 W Output Under Test (B) Device Pin A. 使用一个器件引脚上小于每纳秒 4 伏 (4V/ns) 的输入转换率对这个数据表中的输入要求进行测试。 B. 此数据表在器件引脚上提供时序。 对于输出时序分析,必须将测试器引脚电子特性和传输线路效应考虑在内。 一个带 有 2ns 或者更长时间延迟的传输线路可被用于生成所需的传输线路效应。 传输线路只用作一个负载。 无需从数据表时 序中增加或者减少传输线路延迟(2ns 或者更长)。 Figure 6-5. 3.3V 测试负载电路 108 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.7.3 器件时钟表 这个部分提供针对2803x MCU 上可用的多种时钟选项的定时要求和开关特性。Table 6-3列出了不同时钟的 周期时间。 Table 6-3. 2803x时钟表和命名规则(60MHz 器件) SYSCLKOUT tc(SCO),周期时间 频率 LSPCLK (1) tc(LCO),周期时间 频率 ADC 时钟 tc(ADCCLK),周期时间 频率 (1) 更低的 LSPCLK 将减少器件功耗。 (2) 如果 SYSCLKOUT=60MHz,这个值为缺省复位值。 最小值 16.67 2 16.67 16.67 标称值 66.67 (2) 15 (2) 最大值 500 60 60 60 单位 ns MHz ns MHz ns MHz Table 6-4. 器件计时要求/特性 最小值 标称值 最大值 片载振荡器(X1/X2 引脚) (晶振/谐振器) tc(OSC),周期时间 频率 50 200 5 20 外部振荡器/时钟源 (XCLKIN 引脚)— PLL 被启用 tc(CI),周期时间 (C8) 频率 33.3 200 5 30 外部振荡器/时钟源 (XCLKIN 引脚)— PLL 被禁用 tc(CI),(C8) 周期时间 频率 33.33 250 4 30 跛行模式 SYSCLKOUT (/2 被启用) 频率范围 1至5 XCLKOUT PLL 锁定时间(1) tc(XCO),周期时间 (C1) 频率 tp 66.67 0.5 2000 15 1 (1) PLLLOCKPRD 寄存器必须按照 OSCCLK 周期的数量进行更新。 如果零引脚振荡器 (10MHz) 被用作时钟源,那么必须将一个为 10000(最小值)的值写入 PLLLOCKPRD 寄存器。 单位 ns MHz ns MHz ns MHz MHz ns MHz ms Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 109 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn Table 6-5. 内部零引脚振荡器 (INTOSC1/INTOSC2) 特性 参数 最小值 典型值 最大值 单位 30°C 上的内部零引脚振荡器 1 (INTOSC1)(1)(2) 30°C 上的内部零引脚振荡器 2 (INTOSC2)(1)(2) 频率 频率 10.000 10.000 MHz MHz 步长尺寸(粗调) 55 kHz 步长尺寸(微调) 温度漂移 (3) 电压 (VDD) 漂移(3) 14 kHz 3.03 4.85 kHz/°C 175 Hz/mV (1) 为了获得比显示中更好的振荡器精度(10MHz±1% 或更好),请参考《2803xC/C++ 头文件和外设示例》(文献编号SPRC892)中的振 荡器校准示例,和《振荡器补偿指南应用报告》(文献编号SPRAB84)。 TYP/MAX 值请参考Figure 6-6。 (2) 只有当 VREG 被启用时,才能确保频率范围,VREGENZ=VSS。 (3) 内部振荡器的输出频率由温度梯度和电压 (VDD) 梯度确定。 例如: • 温度的上升将引起输出频率按照温度系数增加。 • 电压的下降 (VDD) 将引起输出频率按照电压系数下降。 Output Frequency (MHz) Zero-Pin Oscillator Frequency Movement With Temperature 10.6 10.5 10.4 10.3 10.2 10.1 10 9.9 9.8 9.7 9.6 –40 –30 –20 –10 0 Typical Max 10 20 30 40 50 60 70 80 90 100 110 120 Temperature (°C) Figure 6-6. 随着温度发生变动的零引脚振荡器频率 110 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.8 时钟要求和特性 编号 C9 C10 C11 C12 tf(CI) tr(CI) tw(CIL) tw(CIH) Table 6-6. XCLKIN 定时要求 - PLL 被启用 下降时间,XCLKIN 上升时间,XCLKIN 脉冲持续时间,XCLKIN 低电平是 tc(OSCCLK)的一部分的时间 脉冲持续时间,XCLKIN 高电平是 tc(OSCCLK)的一部分的时间 最小值 45 45 最大值 6 6 55 55 单位 ns ns % % 编号 C9 tf(CI) C10 tr(CI) C11 C12 tw(CIL) tw(CIH) Table 6-7. XCLKIN 定时需求 - PLL 被禁用 下降时间,XCLKIN 上升时间,XCLKIN 脉冲持续时间,XCLKIN 低电平是 tc(OSCCLK)的一部分的时间 脉冲持续时间,XCLKIN 高电平是 tc(OSCCLK)的一部分的时间 高达 20 MHz 20MHz 至 30MHz 高达 20 MHz 20MHz 至 30MHz 最小值 45 45 表 3-20中显示了可能的配置模式。 Table 6-8. XCLKOUT 开关特性(PLL 旁通或者被禁用)(1)(2) 在推荐的运行条件下(除非额外注明) 编号 参数 最小值 典型值 C3 tf(XCO) 下降时间,XCLKOUT C4 tr(XCO) 上升时间,XCLKOUT C5 tw(XCOL) 脉冲持续时间,XCLKOUT 低电平的时间 H-2 C6 tw(XCOH) 脉冲持续时间,XCLKOUT 高电平的时间 H-2 (1) 认定这些参数有 40pF 的负载。 (2) H=0.5tc(XCO) C10 C8 XCLKIN(A) 最大值 6 2 6 2 55 55 单位 ns ns % % 最大值 5 5 H+2 H+2 单位 ns ns ns ns C9 C1 XCLKOUT(B) C3 C4 C6 C5 A. XCLKIN 与 XCLKOUT 的关系取决于所选择的分频因子。 所显示的波形只用于说明时序参数并且根据实际配置会有所 不同。 B. XCLKOUT 被配置成反映 SYSCLKOUT。 Figure 6-7. 时钟时序 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 111 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 6.9 电源排序 复位后无需电源排序来确保器件处于正常状态或者防止加电/断点期间的 I/O 上的毛刺脉 冲(19,GPIO,GPIO34–38 上没有无毛刺脉冲 I/O)。 在为器件加电之前,不应将 VDDIO之上大于二极管 压降 (0.7V) 的电压应用于任何数字引脚上(对于模拟引脚,这个值是比 VDDA高 0.7V 的电压值)。 此 外,VDDIO和 VDDA 之间的差距应一直在 0.3V 之内。 应用于未加电器件的引脚上的电压会以一种无意的方式 偏置内部 p-n 接头并产生无法预料的结果。 VDDIO, VDDA (3.3 V) VDD (1.8 V) INTOSC1 tINTOSCST X1/X2 tOSCST (B) (A) XCLKOUT (D) XRS Address/Data/ Control (Internal) Boot-Mode Pins I/O Pins tw(RSL1) User-code dependent Address/data valid, internal boot-ROM code execution phase td(EX) th(boot-mode)(C) User-code execution phase User-code dependent GPIO pins as input Boot-ROM execution starts (E) GPIO pins as input (state depends on internal PU/PD) Peripheral/GPIO function Based on boot code User-code dependent A. 加电时,SYSCLKOUT 为 OSCCLK/4。由于 XCLK 寄存器内的 XCLKOUTDIV 位出现时的状态为复位状态 0,SYSCLKOUT 在出现在 XCLKOUT 上之前被进一步 4 分频。 这个状态期间,XCLKOUT=OSCCLK/16。 B. 引导 ROM 将 DIVSEL 位配置为 /1 运行。 在这个状态期间,XCLKOUT=OSCCLK/4。 请注意,XCLKOUT 在被用户代 码明确配置之前在引脚上不可见。 C. 复位后,引导 ROM 代码采样 Boot Mode(引导模式)引脚。 基于引导模式引脚的状态,引导代码向目的内存或者引导 代码函数下达分支指令。 如果引导 ROM 代码在加电条件后(在调试器环境中)执行代码,引导代码执行时间由当前的 SYSCLKOUT 的速度而定。 SYSCLKOUT 将基于用户环境并可在 PLL 启用或者不启用时使用。 D. 由于片载加电复位 (POR) 电路,使用XRS引脚是可选的。 E. 当 BOR 被驱动为高电平,内部上拉/下拉将起作用。 Figure 6-8. 加电复位 112 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn th(引导模式) tw(RSL2) ZHCS864I – APRIL 2009 – REVISED JULY 2012 Table 6-9. 复位XRS时序要求 引导模式引脚的保持时间 脉冲持续时间,热复位时XRS低电平的时间 最小值 1000tc(SCO) 32tc(OSCCLK) 标称值 最大值 单位 周期 周期 Table 6-10. 复位 (XRS) 开关特性 在推荐的运行条件下(除非额外注明) 参数 测试条件 tw(RSL1) tw(WDRS) td(EX) 脉冲持续时间,XRS由器件驱动器的时间 脉冲持续时间,由安全装置生成复位脉冲的时间 延迟时间,XRS高电平后,地址/数据有效的时 间 tINTOSCST tOSCST (1) 启动时间,内部零引脚振荡器 片载晶体振荡器启动时间 (1) 取决于晶振/谐振器和电路板设计。 最小值 1 典型值 600 512tc(OSCCLK) 最大值 32tc(OSCCLK) 3 10 单位 μs 周期 周期 μs ms INTOSC1 X1/X2 XCLKOUT XRS Address/Data/ Control (Internal) Boot-Mode Pins tw(RSL2) User-Code Execution td(EX) Peripheral/GPIO Function Boot-ROM Execution Starts GPIO Pins as Input User-Code Dependent User-Code Execution Phase th(boot-mode)(A) Peripheral/GPIO Function User-Code Execution Starts I/O Pins User-Code Dependent GPIO Pins as Input (State Depends on Internal PU/PD) User-Code Dependent A. 复位后,引导 ROM 代码采样 BOOT 模式 引脚。 基于 引导模式引脚的状态,引导代码向目的内存或者引导代码函数下 达分支指令。 如果引导 ROM 代码在加电条件后(在调试器环境中)执行代码,引导代码执行时间由当前的 SYSCLKOUT 的速度而定。 SYSCLKOUT 将基于用户环境并可在 PLL 启用或者不启用时使用。 Figure 6-9. 热复位 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 113 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn Figure 6-10显示了写入 PLLCR 寄存器所产生的效果的一个示例。 在第一个阶段,PLLCR=0x0004 并且 SYSCLKOUT=OSCCLK x 2。然后写入 0x0008 到 PLLCR。 就在 PLLCR 寄存器被写入后,PLL 锁存阶段 开始。 在这个阶段期间,SYSCLKOUT=OSCCLK/2。在 PLL 锁存完成后,SYSCLKOUT 表示新的运行频 率,OSCCLKx4。 OSCCLK SYSCLKOUT Write to PLLCR OSCCLK * 2 OSCCLK/2 OSCCLK * 4 (Current CPU Frequency) (CPU frequency while PLL is stabilizing with the desired frequency. This period (PLL lock-up time tp) is 1 ms long.) (Changed CPU frequency) Figure 6-10. 写入 PLLCR 寄存器所产生的效果的示例 6.10 通用输入/输出 (GPIO) 6.10.1 GPIO - 输出时序 Table 6-11. 通用输出开关特性 在推荐的运行条件下(除非额外注明) tr(GPO) tf(GPO) tfGPO 参数 上升时间,GPIO 从低电平切换至高电平的时间 下降时间,GPIO 从高电平切换至低电平的时间 切换频率 所有 GPIO 所有 GPIO 最小值 最大值 13 (1) 13 (1) 15 (1) 上升时间和下降时间随着 I/O 引脚上的电力负荷变化。 Table 6-11中指定的值适用于一个 I/O 引脚上的 40pF 负载。 单位 ns ns MHz GPIO tf(GPO) Figure 6-11. 通用输出时序 tr(GPO) 114 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.10.2 GPIO - 输入时序 Table 6-12. 通用输入时序要求 最小值 最大值 单位 tw(SP) tw(IQSW) tw(GPI) (2) 采样周期 QUALPRD=0 QUALPRD≠0 输入限定器采样窗口 脉冲持续时间,GPIO 低电平/高电平的时 同步模式 间 带有输入限定器 1tc(SCO) 2tc(SCO)*QUALPRD tw(SP)*(n (1)-1) 2tc(SCO) tw(IQSW) + tw(SP) + 1tc(SCO) 周期 周期 周期 周期 周期 (1) "n" 代表由 GPxQSELn 寄存器定义的限定采样的数量。 (2) 对于 tw(GPI),对于一个低电平有效信号,脉宽在 VIL至 VIL之间进行测量,而对于一个高电平有效信号脉宽在 VIH至 VIH之间进行测量。 GPIO Signal (A) GPxQSELn = 1,0 (6 samples) 1100000001000111111111 tw(IQSW) Sampling Window tw(SP) Sampling Period determined (B) by GPxCTRL[QUALPRD] (C) [(SYSCLKOUT cycle * 2 * QUALPRD) * 5 ] SYSCLKOUT Output From Qualifier QUALPRD = 1 (SYSCLKOUT/2) (D) A. 这个毛刺脉冲将被输入限定器所忽略。 QUALPRD 位字段指定了限定采样周期。 它可在 00 至 0xFF 间变化。 如果 QUALPRD=00,那么采样周期为 1 个 SYSCLKOUT 周期。 对于任何其它的 "n" 值,限定采样周期为 2n SYSCLKOUT 周期(也就是说,在每一个 SYSCLKOUT 周期上,GPIO 引脚将被采样)。 B. 通过 GPxCTRL 寄存器选择的限定周期应用于一组 8 个 GPIO 引脚上。 C. 此限定块可采样 3 个或者 6 个样本。 GPxQSELn 寄存器选择使用的采样模式。 D. 在所示的示例中,为了使限定器检测到变化,输入应该在 10 个 SYSCLKOUT 周期或者更长的时间内保持稳定。 换句 话说,输入应该在 (5 x QUALPRD x 2) SYSCLKOUT 周期内保持稳定。 这将确保发生 5 个用于检测的采样周期。 由 于外部时钟被异步驱动,一个 13 SYSCLKOUT 宽的脉冲将确保可靠识别。 Figure 6-12. 采样模式 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 115 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 6.10.3 针对输入信号的采样窗口宽度 下面的部分总结了不同的输入限定器配置下用于输入信号的采样窗口宽度。 采样频率表明相对于 SYSCLKOUT 的信号采样频率。 如果 QUALPRD≠0 的话,采样频率 = SYSCLKOUT/(2*QUALPRD) 如果 QUALPRD=0 的话,采样频率 = SYSCLKOUT 如果 QUALPRD≠0 的话,采样周期 = SYSCLKOUT 周期 x 2 x QUALPRD 在上面的等式中,SYSCLKOUT 周期表明 SYSCLKOUT 的时间周期。 如果 QUALPRD=0 的话,采样周期 = SYSCLKOUT 周期 在一个指定的采样窗口中,输入信号的 3 个样本或者 6 个样本被采样以确定信号的有效性。 由写入到 GPxQSELn 寄存器的值确定。 情况 1: 使用 3 个样本的限定 如果 QUALPRD≠0,采样窗口宽度 = (SYSCLKOUT 周期 x 2 x QUALPRD)x 2 如果 QUALPRD=0,采样窗口宽度 = (SYSCLKOUT 周期)x 2 情况 2: 使用 6 个样本的限定 如果 QUALPRD≠0,采样窗口宽度 = (SYSCLKOUT 周期 x 2 x QUALPRD)x 5 如果 QUALPRD=0,采样窗口宽度 = (SYSCLKOUT 周期) x 5 SYSCLK GPIOxn tw(GPI) Figure 6-13. 通用输入定时 VDDIO > 1 MS 2 pF VSS VSS Figure 6-14. 针对带有内部上拉电阻的 GPIO 引脚的输入电阻模型 116 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.10.4 低功耗唤醒定时 Table 6-13显示时序要求,Table 6-14显示了开关特性,而Figure 6-15显示了 IDEL 模式下的时序图 Table 6-13. IDLE 模式时序要求(1) tw(WAKE-INT) 脉冲持续时间,外部唤醒信号的时间 (1) 对于输入限定器参数的说明,请见Table 6-12。 无输入限定器 带有输入限定器 最小值 标称值 最大值 2tc(SCO) 5tc(SCO)+tw(IQSW) 单位 周期 Table 6-14. IDLE 模式开关特性(1) 在推荐的运行条件下(除非额外注明) 参数 测试条件 延迟时间,外部唤醒信号到程序执行重新开始的时间 (2) 最小值 典型值 最大值 • 从闪存唤醒 – 激活状态中的闪存模块 td(WAKE-IDLE) • 从闪存唤醒 – 睡眠状态中的闪存模块 • 从 SARAM 中唤醒 无输入限定器 带有输入限定器 无输入限定器 带有输入限定器 无输入限定器 带有输入限定器 20tc(SCO) 20tc(SCO)+tw(IQSW) 1050tc(SCO) 1050tc(SCO)+tw(IQSW) 20tc(SCO) 20tc(SCO)+tw(IQSW) (1) 对于输入限定器器参数的说明,请见Table 6-12。 (2) 这个时间是在 IDLE 指令之后立即开始指令执行的时间。一个 ISR(由唤醒触发)信号的执行会涉及额外的延迟。 单位 周期 周期 周期 周期 Address/Data (internal) td(WAKE−IDLE) XCLKOUT WAKE INT(A)(B) tw(WAKE−INT) A. WAKE INT 可以是任一被启用的中断,WDINT或者XRS。IDLE 指令被执行后,在唤醒信号生效前需要 5 个 OSCCLK 周期(最小值)的延迟。 B. 从将器件置于低功耗模式 (LPM) 的 IDLE 指令被执行开始,在至少 4 个 OSCCLK 周期之前,唤醒不应被启动。 Figure 6-15. IDLE 进入和退出定时 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 117 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn Table 6-15. STANDBY 模式定时要求 测试条件 tw(WAKE-INT) 脉冲持续时间,外部唤醒 信号的时间 无输入限定 带有输入限定 (1) (1) QUALSTDBY 是一个 LPMCR0 寄存器内的 6 位字段。 最小值 标称值 3tc(OSCCLK) (2+QUALSTDBY)*tc(OSCCLK) 最大 值 单位 周期 Table 6-16. STANDBY 模式开关特性 在推荐的运行条件下(除非额外注明) 参数 测试条件 最小值 典型值 最大值 td(IDLE-XCOL) 延迟时间,IDLE 指令被执行到 XCLKOUT 变为低电平的时间 延迟时间,外部唤醒信号到程序执行重新开始的时间 (1) 32tc(SCO) 45tc(SCO) • td(WAKE-STBY) • • 从闪存唤醒 无输入限定器 – 处于激活状态的闪存模块 带有输入限定器 从闪存唤醒 无输入限定器 – 处于睡眠状态的闪存模块 带有输入限定器 从 SARAM 中唤醒 无输入限定器 带有输入限定器 100tc(SCO) 100tc(SCO)+tw(WAKE-INT) 1125tc(SCO) 1125tc(SCO)+tw(WAKE-INT) 100tc(SCO) 100tc(SCO)+tw(WAKE-INT) (1) 这个时间是在 IDLE 指令之后立即开始指令执行的时间。一个 ISR(由唤醒触发)信号的执行会涉及额外的延迟。 单位 周期 周期 周期 周期 周期 118 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 www.ti.com.cn TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 Device Status Wake-up Signal(H) X1/X2 or XCLKIN (A) (B) Flushing Pipeline (C) STANDBY (D)(E) STANDBY (F) (G) Normal Execution tw(WAKE-INT) td(WAKE-STBY) XCLKOUT td(IDLE−XCOL) A. 被执行的 IDLE 指令将器件置于 STANDBY 模式。 B. PLL 块响应 STANDBY 信号。 在被关闭前,SYSCLKOUT 在下面标明的一定数量的周期内被保持: • 当 DIVSEL=00 或 11 时,16 个周期 • 当 DIVSEL=10 时,32 个周期 • 当 DIVSEL=11 时,64 个周期 这个延迟使得 CPU 管线和其它等待的操作被适当清空。 C. 到外设的时钟被关闭。 然而,PLL 和安全装置并未关闭。 此器件现在处于 STANDBY 模式。IDLE 指令被执行后,在 唤醒信号生效前需要 5 个 OSCCLK 周期(最小值)的延迟。 D. 外部唤醒信号被驱动为有效。 E. 提供给 GPIO 引脚的用于唤醒器件的唤醒信号必须符合最小脉冲宽度的要求。 此外,这个信号一定不能有毛刺脉冲。 如果一个噪声信号被提供给 GPIO 引脚,器件的唤醒状态将是不确定的并且此器件也许不能在随后的唤醒脉冲中退出低 功耗模式。 F. 在一个延迟周期内,退出 STANDBY 模式。 G. 正常执行重新开始。 此器件将响应中断(如果被启用的话)。 H. 从将器件置于低功耗模式 (LPM) 的 IDLE 指令被执行开始,在至少 4 个 OSCCLK 周期之前,唤醒不应被启动。 Figure 6-16. STANDY 进入和退出定时图 tw(WAKE-GPIO) tw(WAKE-XRS) Table 6-17. HALT 模式时序要求 脉冲持续时间,GPIO 唤醒信号的时间 脉冲持续时间,XRS唤醒信号的时间 最小值 标称值 最大值 toscst+2tc(OSCCLK) toscst+8tc(OSCCLK) 单位 周期 周期 Table 6-18. HALT 模式开关特性 在推荐的运行条件下(除非额外注明) 参数 td(IDLE-XCOL) 延迟时间,IDLE 指令被执行到 XCLKOUT 变为低电平的 时间 tp td(WAKE-HALT) PLL 锁存时间 延迟时间,PLL 锁存到程序执行重新开始的时间 • 从闪存唤醒 – 处于睡眠状态的闪存模块 最小值 32tc(SCO) • 从 SARAM 中唤醒 典型值 最大值 45tc(SCO) 1 单位 周期 ms 1125tc(SCO) 周期 35tc(SCO) 周期 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 119 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 Device Status (A) (B) Flushing Pipeline GPIOn(I) X1/X2 or XCLKIN XCLKOUT (C) (F) (D)(E) HALT HALT PLL Lock-up Time Wake-up Latency www.ti.com.cn (H) (G) Normal Execution tw(WAKE-GPIO) td(WAKE−HALT ) tp Oscillator Start-up Time td(IDLE−XCOL) A. IDLE 指令被执行以将器件置于 HALT 模式。 B. PLL 块响应 HALT 信号。 在振荡器被关闭并且到内核的 CLKIN 被停止前 SYSCLKOUT 在下面所示的一定数量的周期 内保持: • 当 DIVSEL=00 或 11 时,16 周期 • 当 DIVSEL=10 时,32 个周期 • 当 DIVSEL=11 时,64 个周期 这个延迟使得 CPU 管线和其它等待的操作被适当清空。 C. 到外设的时钟被关闭并且 PLL 被关断。 如果一个石英晶振或者陶瓷谐振器被用作时钟源,内部振荡器也被关断。 器件 现在处于 HALT 模式,消耗绝对最小功率。 可在 HALT 模式中保持零引脚内部振荡器(INTOSC1 和 INTOSC2)以及 安全装置可用。 可通过对 CLKCTL 寄存器中的适当位进行写入操作来实现此功能。IDLE 指令被执行后,在唤醒信号生 效前需要 5 个 OSCCLK 周期(最小值)的延迟。 D. 当 GPIOn 引脚(用于使器件脱离 HALT 模式)被驱动为低电平时,振荡器被打开并且振荡器唤醒序列被启动。 只有当 振荡器稳定时,GPIO 才应被驱动为高电平。 这样可在 PLL 锁序列期间提供一个洁净的时钟信号。 由于 GPIO 引脚的 下降边沿异步开始唤醒序列,请注意在进入和处于 HALT 模式期间保持一个低噪声环境。 E. 提供给 GPIO 引脚的用于唤醒器件的唤醒信号必须符合最小脉冲宽度的要求。 此外,这个信号一定不能有毛刺脉冲。 如果一个噪声信号被提供给 GPIO 引脚,器件的唤醒状态将是不确定的并且此器件也许不能在随后的唤醒脉冲中退出低 功耗模式。 F. 一旦振荡器已经稳定,PLL 锁序列被启动(耗时 1ms)。 G. 当到内核的 CLKIN 被启用时,在一个延迟后,此器件响应此中断(如果被启用)。 现在退出 HALT 模式。 H. 正常运行重新开始。 I. 从将器件置于低功耗模式 (LPM) 的 IDLE 指令被执行开始,在至少 4 个 OSCCLK 周期之前,唤醒不应被启动。 Figure 6-17. 使用 GPIOn 的 HALT 唤醒 120 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.11 增强型控制外设 6.11.1 增强型脉宽调制器 (ePWM) 时序 PWM 是指ePWM1-7上的 PWM 输出。Table 6-19显示了 PWM 时序要求和Table 6-20,开关特性。 Table 6-19. ePWM 时序要求(1) tw(SYCIN) 同步输入脉冲宽度 测试条件 异步 同步的 带有输入限定器器 (1) 要获得输入限定符参数的解释说明,请见Table 6-12。 最小值 2tc(SCO) 2tc(SCO) 1tc(SCO)+tw(IQSW) 最大值 单位 周期 周期 周期 Table 6-20. ePWM 开关特性 在推荐的运行条件下(除非额外注明) 参数 测试条件 tw(PWM) tw(SYNCOUT) td(PWM)tza 脉冲持续时间,PWMx 输出高电平/低电平的时间 同步输出脉冲宽度 延迟时间,触发输入有效到 PWM 强制高电平的时间 延迟时间,触发输入有效到 PWM 强制低电平的时间 无引脚负载 td(TZ-PWM)HZ 延迟时间,触发输入有效至 PWM 高阻抗 (Hi-Z) 的时间 最小值 33.33 8tc(SCO) 最大值 25 单位 ns 周期 ns 20 ns 6.11.2 可编程控制故障区输入定时 Table 6-21. 可编程控制故障区输入定时要求(1) tw(TZ) 脉冲持续时间,TZx输入低电平的时间 (1) 要获得输入限定符参数的解释说明,请见Table 6-12。 异步的 同步的 带有输入限定器 最小值 2tc(TBCLK) 2tc(TBCLK) 2tc(TBCLK)+tw(IQSW) 最大值 单位 周期 周期 周期 SYSCLK TZ(A) tw(TZ) PWM(B) td(TZ-PWM)HZ A. TZ-TZ1,TZ2,TZ3,TZ4,TZ5,TZ6 B. PWM 是指器件内的所有 PWM 引脚。 TZ为高电平之后的 PWM 引脚的状态取决于 PWM 恢复软件。 Figure 6-18. PWM Hi-Z 特性 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 121 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 6.11.3 高分辨率 PWM (HRPWM)定时 Table 6-22显示了高分辨率 PWM 的开关特性。 Table 6-22. 高分辨率 PWM 特性(1)时 微边沿定位 (MEP) 步长(2) 最小值 典型值 最大值 单位 150 310 ps (1) HRPWM 运行在 60MHz 的最小 SYSCLKOUT 频率上。 (2) 最大 MEP 步长基于最差情况过程、最大温度和最大电压。 MEP 步长将随着低电压和高温度而增加,随着电压和冷却温度而降低。 使用 HRPWM 特性的应用应该使用 MEP 缩放因子优化器 (SFO) 近似软件函数。 在最终应用中使用 SFO 函数的细节请见 TI 软件库。 SFO 函数有助于在 HRPWM 运行时动态地估计每个 SYSCLKOUT 周期内的 MEP 步数量。 6.11.4 增强型捕捉 (eCAP) 时序 Table 6-23显示了 eCAP 时序要求,而Table 6-24显示了 eCAP 开关特性。 Table 6-23. 增强型捕捉 (eCAP) 时序要求(1) tw(CAP) 捕捉输入脉冲宽度 测试条件 异步的 同步 带有输入限定器器 (1) 对于输入限定器参数的说明,请见Table 6-12。 最小值 2tc(SCO) 2tc(SCO) 1tc(SCO)+tw(IQSW) 最大值 单位 周期 周期 周期 Table 6-24. eCAP 开关特性 在推荐的运行条件下(除非额外注明) 参数 测试条件 tw(APWM) 脉冲持续时间,APWMx 输出高电平/低电平的时 间 最小值 20 最大值 单位 ns 6.11.5 高分辨率捕捉 (HRCAP) 时序 Table 6-25. 高分辨率捕捉 (HRCAP) 时序要求 最小值 标称值 最大值 单位 tc(HCCAPCLK) tw(HRCAP) 周期时间,HRCAP 捕捉时钟的时间 脉冲宽度,HRCAP 捕捉的时间 HRCAP 步长尺寸(2) 8.333 7tc(HCCAPCLK) (1) 10.204 ns ns 300 ps (1) 所列出的最小脉宽并未将所有相关 HCCAP 寄存器必须被读取而且必须将脉宽内的 RISE/FALL(上升/下降)事件标志清除以确保有效捕捉 数据这一限制考虑在内。 (2) HRCAP 步长将随着低电压和高温度而增加,随着高电压和低温度而降低。 在高分辨率模式中使用 HRCAP 的应用应该使用 HRCAP 的校 准功能以针对变化的运行条件进行动态校准。 122 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.11.6 增强型正交编码器脉冲 (eQEP) 时序 Table 6-26显示了 eQEP 时序要求,而Table 6-27显示了 eQEP 开关特性。 Table 6-26. 增强型正交编码器脉冲 (eQEP) 时序要求(1) tw(QEPP) tw(INDEXH) tw(INDEXL) tw(STROBH) tw(STROBL) QEP 输入周期 QEP 索引输入高电平时间 QEP 索引输入低电平时间 QEP 选通脉冲高电平时间 QEP 选通脉冲输入低电平时间 测试条件 异步 (2)/同步 带有输入限定器 异步 (2)/同步 带有输入限定器 异步 (2)/同步 带有输入限定器 异步 (2)/同步 带有输入限定器 异步 (2)/同步 带有输入限定器 最小值 2tc(SCO) 2[1tc(SCO)+tw(IQSW)] 2tc(SCO) 2tc(SCO)+tw(IQSW) 2tc(SCO) 2tc(SCO)+tw(IQSW) 2tc(SCO) 2tc(SCO)+tw(IQSW) 2tc(SCO) 2tc(SCO) +tw(IQSW) 最大值 单位 周期 周期 周期 周期 周期 周期 周期 周期 周期 周期 (1) 要获得输入限定符参数的解释说明,请见Table 6-12。 (2) 对于异步模式中的限制,请参考 《TMS320F28030,TMS320F28031,TMS320F28032,TMS320F28033,TMS320F28034,TMS320F28035 Piccolo MCU 芯片勘误 表》(文献编号SPRZ295)。 Table 6-27. eQEP 开关特性 在推荐的运行条件下(除非额外注明) 参数 测试条件 td(CNTR)xin td(PCS-OUT)QEP 延迟时间,外部时钟到计数器增量的时间 延迟时间,QEP 输入边沿到位置比较同步输出的时间 最小值 最大值 4tc(SCO) 6tc(SCO) 单位 周期 周期 6.11.7 ADC 转换开始时序 Table 6-28. 外部 ADC 转换开始开关特性 在推荐的运行条件下(除非额外注明) 参数 tw(ADCSOCL) 脉冲持续时间,ADCSOCxO低电平的时间 最小值 32tc(HCO) 最大值 单位 周期 ADCSOCAO or ADCSOCBO tw(ADCSOCL) Figure 6-19. ADCSOCAO或者ADCSOCBO时序 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 123 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.11.8 外部中断时序 Table 6-29. 外部中断时序要求(1) tw(INT) (2) 脉冲持续时间,INT 输入低电平/高电平的时间 测试条件 同步 带有限定符 (1) 要获得输入限定符参数的解释说明,请见Table 6-12。 (2) 这个时序适用于为 ADCSOC 功能性所配置的任一 GPIO 引脚。 Table 6-30. 外部中断开关特性(1) 在推荐的运行条件下(除非额外注明) 参数 td(INT) 延迟时间,INT 低电平/高电平到中断矢量提取的时间 (1) 要获得输入限定符参数的解释说明,请见Table 6-12。 XINT1, XINT2, XINT3 Address bus (internal) Figure 6-20. 外部中断定时 www.ti.com.cn 最小值 1tc(SCO) 1tc(SCO) + tw(IQSW) 最大值 单位 周期 周期 最小值 最大值 tw(IQSW) + 12tc(SCO) 单位 周期 tw(INT) td(INT) Interrupt Vector 124 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.11.9 I2C 电气特性和时序 fSCL vil Vih Vhys Vol tLOW tHIGH lI Table 6-31. I2C 时序 SCL 时钟频率 低电平输入电压 高电平输入电压 输入滞后 低电平输出电流 SCL 时钟的低周期 SCL 时钟的高周期 输入电压介于 0.1VDDIO和 0.9VDDIO(最 大值)的输入电流 测试条件 I2C 时钟模块频率介于 7MHz 和 12MHz 之间 并且 I2C 预分频器和时钟分频器寄存器被适当 配置 3mA 吸收电流 I2C 时钟模块频率介于 7MHz 和 12MHz 之间 并且 I2C 预分频器和时钟分频器寄存器被适当 配置 I2C 时钟模块频率介于 7MHz 和 12MHz 之间 并且 I2C 预分频器和时钟分频器寄存器被适当 配置 最小值 0.7VDDIO 0.05 VDDIO 0 1.3 0.6 -10 最大值 400 单位 kHz 0.3VDDIO V V V 0.4 V μs μs 10 μA 6.11.10 串行外设接口 (SPI) 主控模式时序 Table 6-32列出了主控模式时序(时钟相位 = 0)而Table 6-33列出了时序(时钟相位 = 1)。Figure 6-21 和Figure 6-22显示了时序波形。 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 125 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn Table 6-32. SPI 主控模式外部定时(时钟相位 = 0)(1)(2)(3)(4)(5) 编号 当 (SPIBRR+1) 为偶数或者 SPIBRR=0 或 2 时 的 SPI 最小值 最大值 1 tc(SPC)M 2 tw(SPCH)M 周期时间,SPICLK 脉冲持续时间,SPICLK 高电平的时间 (时钟极性 = 0) 4tc(LCO) 0.5tc(SPC)M-10 128tc(LCO) 0.5tc(SPC)M tw(SPCL)M 脉冲持续时间,SPICLK 低电平的时间 (时钟极性 = 1) 0.5tc(SPC)M-10 0.5tc(SPC)M 3 tw(SPCL)M 脉冲持续时间,SPICLK 低电平的时间 (时钟极性 = 0) 0.5tc(SPC)M-10 0.5tc(SPC)M tw(SPCH)M 脉冲持续时间,SPICLK 高电平的时间 (时钟极性 = 1) 0.5tc(SPC)M-10 0.5tc(SPC)M 4 td(SPCH-SIMO)M 延迟时间,SPICLK 高电平至 10 SPISIMO 有效的时间(时钟极性 = 0) td(SPCL-SIMO)M 延迟时间,SPICLK 低电平至 10 SPISIMO 有效的时间(时钟极性 = 1) 5 tv(SPCL-SIMO)M 有效时间,SPICLK 低电平 后,SPISIMO 数据有效的时间(时钟 极性 = 0) 0.5tc(SPC)M-10 tv(SPCH-SIMO)M 有效时间,SPICLK 高电平之 后,SPISIMO 数据有效的时间(时钟 极性 = 1) 0.5tc(SPC)M-10 8 tsu(SOMI-SPCL)M 建立时间,SPISOMI 在 SPICLK 低电 26 平之前的时间 (时钟极性 = 0) tsu(SOMI-SPCH)M 建立时间,SPISOMI 在 SPICLK 高电 26 平之前的时间(时钟极性 = 1) 9 tv(SPCL-SOMI)M 有效时间,SPICLK 低电平之后 SPISOMI 数据有效的时间(时钟极性 = 0) 0.25tc(SPC)M-10 tv(SPCH-SOMI)M 有效时间,SPICLK 高电平之后 SPISOMI 数据有效的时间(时钟极性 = 1) 0.25tc(SPC)M-10 (1) 主控/受控位 (SPICTL.2) 被设定,而时钟相位的位 (SPICTL.3) 被清除。 (2) tc(SPC)=SPI 时钟周期时间 = LSPCLK/4 或者 LSPCLK/(SPIBRR +1) (3) tc(LCO)=LSPCLK 周期时间 (4) 内部时钟预分频器必须被调整,这样的话,SPI 时钟速度被限制在下列 SPI 时钟速率上: 主控模式发射最大值 15MHz,主控模式接收最大值 10MHz 受控模式发送最大值 10MHz,受控模式接收最大值 10MHz。 (5) 作为基准的 SPICLK 信号的有效边沿由时钟极性位 (SPICCR 6) 控制。 当 (SPIBRR+1) 为奇数 并且 SPIBRR>3 时的 SPI 最小值 最大值 5tc(LCO) 0.5tc(SPC)M-0.5tc(LCO)-10 127tc(LCO) 0.5tc(SPC)M-0.5tc(LCO) 0.5tc(SPC)M-0.5tc(LCO)-10 0.5tc(SPC)M-0.5tc(LCO) 0.5tc(SPC)M +0.5tc(LCO)-10 0.5tc(SPC)M+0.5tc(LCO) 0.5tc(SPC)M+0.5tc(LCO)-10 0.5tc(SPC)M+0.5tc(LCO) 10 10 0.5tc(SPC)M+0.5tc(LCO)-10 0.5tc(SPC)M+0.5tc(LCO)-10 26 26 0.5tc(SPC)M-0.5tc(LCO)-10 0.5tc(SPC)M-0.5tc(LCO)-10 单位 ns ns ns ns ns ns ns 126 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 www.ti.com.cn SPICLK (clock polarity = 0) SPICLK (clock polarity = 1) SPISIMO SPISOMI TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 1 2 3 4 5 Master Out Data Is Valid 8 9 Master In Data Must Be Valid (A) SPISTE A. 在主控模式下,在有效的 SPI 时钟边沿之前 0.5tc(SPC)(最小值),SPISTE变为有效 。 在字的后 端,SPISTE在接收到最后一个数据位的边沿 (SPICLK) 之后 0.5tc (SPC)将变为无效 ,除非SPISTE在 FIFO 和非 FIFO 模式中的背靠背传送字之间保持有效。 Figure 6-21. SPI 主控模式外部定时(时钟相位 = 0) Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 127 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 编号 1 tc(SPC)M 2 tw(SPCH)M tw(SPCL))M 3 tw(SPCL)M tw(SPCH)M 6 tsu(SIMO-SPCH)M tsu(SIMO-SPCL)M 7 tv(SPCH-SIMO)M tv(SPCL-SIMO)M 10 tsu(SOMI-SPCH)M tsu(SOMI-SPCL)M Table 6-33. SPI 主控模式外部定时(时钟相位 = 1)(1)(2)(3)(4)(5) 周期时间,SPICLK 脉冲持续时间,SPICLK 高电平的时 间 (时钟极性 = 0) 脉冲持续时间,SPICLK 低电平的时 间 (时钟极性 = 1) 脉冲持续时间,SPICLK 低电平的时 间 (时钟极性 = 0) 脉冲持续时间,SPICLK 高电平的时 间 (时钟极性 = 1) 建立时间,在 SPICLK 高电平之前 SPISIMO 数据有效的时间 (时钟极性 = 0) 建立时间,在 SPICLK 低电平之前 SPISIMO 数据有效的时间 (时钟极性 = 1) 有效时间,SPICLK 高电平之后 SPISIMO 数据有效的时间(时钟极 性 = 0) 有效时间,SPICLK 低电平 后,SPISIMO 数据有效的时间(时 钟极性 = 1) 建立时间,SPISOMI 在 SPICLK 高 电平之前的时间(时钟极性 = 0) 建立时间,SPISOMI 在 SPICLK 低 电平之前的时间 (时钟极性 = 1) 当 (SPIBRR+1) 为偶数或者 SPIBRR=0 或 2 时的 SPI 最小值 最大值 4tc(LCO) 0.5tc(SPC)M-10 128tc(LCO) 0.5tc(SPC)M 0.5tc(SPC)M-10 0.5tc(SPC)M 0.5tc(SPC)M-10 0.5tc(SPC)M 0.5tc(SPC)M-10 0.5tc(SPC)M 0.5tc(SPC)M-10 0.5tc(SPC)M-10 0.5tc(SPC)M-10 0.5tc(SPC)M-10 26 26 当 (SPIBRR+1) 为奇数 并且 SPIBRR>3 时的 SPI 最小值 最大值 5tc(LCO) 0.5tc(SPC)M-0.5tc (LCO)-10 127tc(LCO) 0.5tc(SPC)M-0.5tc (LCO) 0.5tc(SPC)M-0.5tc (LCO)-10 0.5tc(SPC)M-0.5tc(LCO 0.5tc(SPC)M+0.5tc(LCO)-10 0.5tc(SPC)M+0.5tc(LCO) 0.5tc(SPC)M+0.5tc(LCO)-10 0.5tc(SPC)M+0.5tc(LCO) 0.5tc(SPC)M-10 0.5tc(SPC)M-10 0.5tc(SPC)M-10 0.5tc(SPC)M-10 26 26 单位 ns ns ns ns ns ns (1) 主控/受控位 (SPICTL.2) 被设定并且时钟相位的位 (SPICTL.3) 被设定。 (2) tc(SPC)=SPI 时钟周期时间 = LSPCLK/4 或者 LSPCLK/(SPIBRR+1) (3) 内部时钟预分频器必须被调整,这样的话,SPI 时钟速度被限制在下列 SPI 时钟速率上: 主控模式发射最大值 15MHz,主控模式接收最大值 10MHz 受控模式发送最大值 10MHz,受控模式接收最大值 10MHz。 (4) tc(LCO)=LSPCLK 周期时间 (5) 作为基准的 SPICLK 信号的有效边沿由 CLOCK POLARITY(时钟极性)位 (SPICCR 6) 控制。 128 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 www.ti.com.cn 编号 11 tv(SPCH-SOMI)M tv(SPCL-SOMI)M TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 Table 6-33. SPI 主控模式外部定时(时钟相位 = 1)(1)(2)(3)(4)(5) (continued) 有效时间,SPICLK 高电平之后 SPISOMI 数据有效的时间(时钟极 性 = 0) 有效时间,SPICLK 低电平之后 SPISOMI 数据有效的时间(时钟极 性 = 1) 当 (SPIBRR+1) 为偶数或者 SPIBRR=0 或 2 时的 SPI 最小值 最大值 0.25tc(SPC)M-10 0.25tc(SPC)M-10 当 (SPIBRR+1) 为奇数 并且 SPIBRR>3 时的 SPI 最小值 0.5tc(SPC)M-10 0.5tc(SPC)M-10 最大值 单位 ns Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 电气规范 129 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 SPICLK (clock polarity = 0) SPICLK (clock polarity = 1) SPISIMO SPISOMI 1 2 6 7 Master out data Is valid 10 11 Master in data must be valid www.ti.com.cn 3 Data Valid SPISTE(A) B. 在主控模式下,SPISTE在有效 SPI 时钟边沿前 0.5tc(SPC)(最小值)变为有效。 在字的后端,SPISTE在接收 到最后一个数据位的边沿 (SPICLK) 之后 0.5tc (SPC)将变为无效 ,除非SPISTE在 FIFO 和非 FIFO 模式中的背 靠背传送字之间保持有效。 Figure 6-22. SPI 主控模式外部时序(时钟相位 = 1) 130 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.11.11 SPI 受控模式时序 Table 6-34列出了受控模式外部时序(时钟相位 = 0)并且Table 6-35(时钟相位 = 1)Figure 6-23 和Figure 6-24显示了时序波形。 Table 6-34. SPI 受控模式外部定时(时钟相位 = 0)(1)(2)(3)(4)(5) 编号 12 tc(SPC)S 13 tw(SPCH)S tw(SPCL)S 14 tw(SPCL)S tw(SPCH)S 15 td(SPCH-SOMI)S td(SPCL-SOMI)S 16 tv(SPCL-SOMI)S 周期时间,SPICLK 脉冲持续时间,SPICLK 高电平的时间(时钟极性 = 0) 脉冲持续时间,SPICLK 低电平的时间(时钟极性 = 1) 脉冲持续时间,SPICLK 低电平的时间(时钟极性 = 0) 脉冲持续时间,SPICLK 高电平的时间(时钟极性 = 1) 延迟时间,SPICLK 高电平至 SPISOMI 有效的时间(时钟极性 = 0) 延迟时间,SPICLK 低电平至 SPISOMI 有效的时间(时钟极性 = 1) 有效时间,SPICLK 低电平之后 SPISOMI 数据有效的时间(时钟极性 = 0) tv(SPCH-SOMI)S 有效时间,SPICLK 高电平之后 SPISOMI 数据有效的时间(时钟极性 = 1) 19 tsu(SIMO-SPCL)S tsu(SIMO-SPCH)S 20 tv(SPCL-SIMO)S 建立时间,SPISIMO 在 SPICLK 低电平之前的时间(时钟极性 = 0) 建立时间,SPISIMO 在SPICLK 高电平之前的时间(时钟极性 = 1) 有效时间,SPICLK 低电平后,SPISIMO 数据有效的时间(时钟极性 = 0) tv(SPCH-SIMO)S 有效时间,SPICLK 高电平之后 SPISIMO 数据有效的时间(时钟极性 = 1) (1) 主控/受控位 (SPICTL.2) 位被清除并且时钟相位位 (SPICTL.3) 被清除。 (2) tc(SPC)=SPI 时钟周期时间 = LSPCLK/4 或者 LSPCLK/(SPIBRR + 1) (3) 内部时钟预分频器必须被调整,这样的话,SPI 时钟速度被限制在下列 SPI 时钟速率上: 主控模式发射最大值 15MHz,主控模式接收最大值 10MHz 受控模式发送最大值 10MHz,受控模式接收最大值 10MHz。 (4) tc(LCO)=LSPCLK 周期时间 (5) 作为基准的 SPICLK 信号的有效边沿由时钟极性位 (SPICCR.6) 控制。 最小值 最大值 4tc(LCO) 0.5tc(SPC)S-10 0.5tc(SPC)S-10 0.5tc(SPC)S-10 0.5tc(SPC)S-10 0.5tc(SPC)S 0.5tc(SPC)S 0.5tc(SPC)S 0.5tc(SPC)S 21 21 0.75tc(SPC)S 单位 ns ns ns ns ns 0.75tc(SPC)S 26 ns 26 0.5tc(SPC)S-10 ns 0.5tc(SPC)S-10 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 131 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 SPICLK (clock polarity = 0) SPICLK (clock polarity = 1) SPISOMI SPISIMO 12 13 14 15 16 SPISOMI data Is valid 19 20 SPISIMO data must be valid www.ti.com.cn SPISTE(A) C. 在受控模式下,SPISTE信号至少应该在有效 SPI 时钟边沿前 0.5tc(SPC)(最小值)被置为低电平有效并且在接收到最后 一个数据位的边沿 (SPICLK) 之后保持至少 0.5tc(SPC)。 Figure 6-23. SPI 受控模式外部时序(时钟相位 = 0) 编号 12 tc(SPC)S 13 tw(SPCH)S tw(SPCL)S 14 tw(SPCL)S tw(SPCH)S 17 tsu(SOMI-SPCH)S tsu(SOMI-SPCL)S 18 tv(SPCL-SOMI)S tv(SPCH-SOMI)S 21 tsu(SIMO-SPCH)S tsu(SIMO-SPCL)S Table 6-35. SPI 受控模式外部时序(时钟相位 = 1)(1)(2)(3)(4) 周期时间,SPICLK 脉冲持续时间,SPICLK 高电平的时间(时钟极性 = 0) 脉冲持续时间,SPICLK 低电平的时间(时钟极性 = 1) 脉冲持续时间,SPICLK 低电平的时间(时钟极性 = 0) 脉冲持续时间,SPICLK 高电平的时间(时钟极性 = 1) 建立时间,SPISOMI 在 SPICLK 高电平之前的时间(时钟极性 = 0) 建立时间,SPISOMI 在 SPICLK 低电平之前的时间 (时钟极性 = 1) 有效时间,SPICLK 低电平之后 SPISOMI 数据有效的时间 (时钟极性 = 1) 有效时间,SPICLK 高电平之后 SPISOMI 数据有效的时间 (时钟极性 = 0) 建立时间,SPISIMO 在SPICLK 高电平之前的时间(时钟极性 = 0) 建立时间,SPISIMO 在 SPICLK 低电平之前的时间(时钟极性 = 1) 最小值 8tc(LCO) 0.5tc(SPC)S-10 0.5tc(SPC)S-10 0.5tc(SPC)S-10 0.5tc(SPC)S-10 0.125tc(SPC)S 0.125tc(SPC)S 0.75tc(SPC)S 0.75tc(SPC)S 26 26 最大值 0.5tc(SPC)S 0.5tc(SPC)S 0.5tc(SPC)S 0.5tc(SPC)S 单位 ns ns ns ns ns ns (1) 主控/受控位 (SPICTL.2) 位被清除并且时钟相位位 (SPICTL.3) 被清除。 (2) tc(SPC)=SPI 时钟周期时间 = LSPCLK/4 或者 LSPCLK/(SPIBRR + 1) (3) 内部时钟预分频器必须被调整,这样的话,SPI 时钟速度被限制在下列 SPI 时钟速率上: 主控模式发射最大值 15MHz,主控模式接收最大值 10MHz 受控模式发送最大值 10MHz,受控模式接收最大值 10MHz。 (4) 作为基准的 SPICLK 信号的有效边沿由 CLOCK POLARITY 位 (SPICCR 6) 控制。 132 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 编号 22 tv(SPCH-SIMO)S tv(SPCL-SIMO)S Table 6-35. SPI 受控模式外部时序(时钟相位 = 1)(1)(2)(3)(4) (continued) 有效时间,SPICLK 高电平之后 SPISIMO 数据有效的时间 (时钟极性 = 0) 有效时间,SPICLK 低电平后,SPISIMO 数据有效的时间 (时钟极性 = 1) 最小值 0.5tc(SPC)S-10 0.5tc(SPC)S-10 最大值 单位 ns SPICLK (clock polarity = 0) SPICLK (clock polarity = 1) SPISOMI SPISIMO 12 13 14 17 18 SPISOMI data is valid 21 22 SPISIMO data must be valid Data Valid SPISTE(A) A. 在受控模式下,SPISTE信号至少应该在有效 SPI 时钟边沿前 0.5tc(SPC)(最小值)被置为低电平有效并且在接收到最后 一个数据位的边沿 (SPICLK) 之后保持至少 0.5tc(SPC)。 Figure 6-24. SPI 受控模式外部时序(时钟相位 = 1) Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 133 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 6.11.12 片载比较器 / DAC Table 6-36. 比较器 / DAC 的电气特性 特性 最小值 典型值 最大值 单位 比较器 比较器输入范围 比较器到 PWM 可编程控制故障区的响应时间(同步) VSSA-VDDA V 30 ns 输入偏移 输入滞后 (1) ±5 mV 35 mV DAC DAC 输出范围 DAC 分辨率 VSSA-VDDA V 10 位 DAC 稳定时间 请参阅 Figure 6-25 DAC 增益 -1.5 % DAC 偏移 10 mV 单片 支持 INL ±3 LSB (1) 比较器输入上的滞后由一个施密特触发器配置实现。 这将在比较器输出和比较器非反相输出间的实际产生一个 100kΩ 反馈电阻值。 这是 一个禁用滞后和反馈电阻的选项;如果希望在您的系统中使用此选项,相关信息请参阅《TMS320x2802x,2803x Piccolo 模数转换器 (ADC) 和比较器参考指南》(文献编号SPRUGE5)。 1100 1000 900 800 700 Settling Time (ns) 600 500 400 300 200 100 0 0 50 100 150 200 250 300 350 400 450 500 DAC Step Size (Codes) DAC Accuracy 15 Codes 7 Codes 3 Codes 1 Code Figure 6-25. DAC 设置时间 134 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.11.13 片载模数转换器 Table 6-37. ADC 电子特性 参数 最小值 典型值 最大值 单位 DC 技术规范 分辨率 12 位 ADC 时钟 60MHz 器件 0.001 60 MHz 采样窗口 28035/34/33/32 7 64 ADC 时钟 28031/30 24 64 精度 在 ADC 时钟 ≤ 30MHz(1)时,INL(积分非线性) -4 4 LSB 在 ADC 时钟 ≤ 30MHz 时,DNL(微分非线性) 无丢码 偏移误差 (2) -1 1 LSB 执行一个单次自我校准 (3) -20 0 20 LSB 执行定期自我校准 (4) -4 0 4 带有内部基准的总增益误差 -60 60 LSB 带有内部基准的总增益误差 -40 40 LSB 通道到通道偏移变化 -4 4 LSB 通道到通道增益变化 -4 4 LSB 带有内部基准的 ADC 温度系数 -50 ppm/ °C 带有内部基准的 ADC 温度系数 -20 ppm/ °C VREFLO VREFHI 模拟输入 -100 µA 100 µA 带有内部基准的模拟输入电压 0 3.3 V 带有外部基准的模拟输入电压 VREFLO输入电压 (5) VREFHI输入电压 (6) 输入电容值 其中 VREFLO=VSSA VREFLO VSSA 2.64 1.98 VREFHI V 0.66 V VDDA V VDDA 5 pF 输入漏电流 ±2 μA (1) 当 ADC 输入电压上升到高于 VDDA时,INL 将降级。 (2) 1 LSB 有满刻度范围 (FSR)/4096 的加权值。 FSR 为带有内部基准的 3.3V 而 VREFHI-VREFLO用于外部基准。 (3) 更多细节,请见《TMS320F28030,TMS320F28031,TMS320F28032,TMS320F28033,TMS320F28034,TMS320F28035 Piccolo MCU 芯片勘误表》(文献编号:SPRZ295)。 (4) 定期自我校准将去除取决于 ADC 零偏移误差的系统级和温度。 通过使用《TMS320x2802x,2803x Piccolo 模数转换器 (ADC) 和比较器 参考指南》(文献编号SPRUGE5)中“ADC 零偏移校准”部分中列出的过程,可在不牺牲一个 ADC 通道的前提下,在应用中按需要执行这 个操作。 (5) VREFLO被一直连接在64 引脚 PAG 器件的 VSSA上。 (6) 当使用内部或者外部基准模式的时候,VREFHI一定不能超过 VDDA。 由于 VREFHI被连接至64 引脚 PAG 器件的 ADCINA0上,ADCINA0 上 的输入信号一定不能超过 VDDA。 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 135 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 ADC 运行模式 模式 A - 运行,模式 模式 B - 快速唤醒模式 模式 C - 只比较器可用模式 模式 D - 关闭模式 Table 6-38. ADC 功率模式 条件 ADC 时钟被启用 带隙打开 (ADCBGPWD=1) 基准打开 (ADCREFPWD=1) ADC 被加电 (ADCPWDN=1) ADC 时钟被启用 带隙打开 (ADCBGPWD=1) 基准打开 (ADCREFPWD=1) ADC 被加电 (ADCPWDN=0) ADC 时钟被启用 带隙打开 (ADCBGPWD=1) 基准打开 (ADCREFPWD=0) ADC 被加电 (ADCPWDN=0) ADC 时钟被启用 带隙打开 (ADCBGPWD=0) 基准打开 (ADCREFPWD=0) ADC 被加电 (ADCPWDN=0) www.ti.com.cn IDDA 13 单位 mA 4 mA 1.5 mA 0.075 mA 6.11.13.1 内部温度传感器 Table 6-39. 温度传感器系数 参数 (1) 最小值 典型值 最大值 单位 TSLOPE 温度按照温度传感器的测得的 ADC LSB 变化而变动 0.18 (2) (3) °C/LSB T偏移 在温度传感器读数为 0°C 时的 ADC 输出 1750 LSB (1) 温度传感器斜坡和偏移根据使用 ADC 内部基准的 ADC LSB 指定。 必须按照外部基准电压调整外部基准模式中的电压值。 (2) ADC 温度系数被归入这个技术规范 (3) 温度传感器的输出(根据 LSB)与温度运动的方向符号一致。 上升的温度将使得 ADC 值相对于初始值增加;温度的下降将使得 ADC 的 值相对于初始值下降。 6.11.13.2 ADC 加电控制位定时 Table 6-40. ADC 加电延迟 参数 (1) 最小值 td(PWD) 加电后,ADC 的延迟时间将稳定 (1) 定时保持与 ADC 模块的兼容性。 在首次转换前的 td(PWD)ms,2803xADC 支持同时驱动所有 3 个位。 典型值 最大值 1 单位 ms ADCPWDN/ ADCBGPWD/ ADCREFPWD/ ADCENABLE Request for ADC Conversion td(PWD) Figure 6-26. ADC 转换时序 136 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 www.ti.com.cn Source Signal Rs ADCIN ac TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 Ron 3.4 kW Switch Cp 5 pF Ch 1.6 pF Typical Values of the Input Circuit Components: Switch Resistance (Ron): 3.4 kW Sampling Capacitor (Ch): 1.6 pF Parasitic Capacitance (Cp): 5 pF Source Resistance (Rs): 50 W Figure 6-27. ADC 输入阻抗模型 28x DSP Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 137 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.11.13.3 ADC 顺序和同时时序 Analog Input ADCCLK SOC0 Sample Window 02 9 ADCCTL 1.INTPULSEPOS ADCSOCFLG 1.SOC0 ADCSOCFLG 1.SOC1 ADCSOCFLG 1.SOC2 S/H Window Pulse to Core ADCRESULT 0 SOC0 ADCRESULT 1 EOC0 Pulse EOC1 Pulse ADCINTFLG .ADCINTx www.ti.com.cn SOC1 Sample Window 15 22 24 SOC2 Sample Window 37 SOC1 2 ADCCLKs SOC2 Result 0 Latched Minimum 7 ADCCLKs Conversion 0 13 ADC Clocks 1 ADCCLK 6 Minimum ADCCLKs 7 ADCCLKs Conversion 1 13 ADC Clocks Figure 6-28. 针对顺序模式/后期中断脉冲的时序示例 138 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 Analog Input ADCCLK SOC0 Sample Window 02 9 SOC1 Sample Window 15 22 24 SOC2 Sample Window 37 ADCCTL 1.INTPULSEPOS ADCSOCFLG 1.SOC0 ADCSOCFLG 1.SOC1 ADCSOCFLG 1.SOC2 S/H Window Pulse to Core ADCRESULT 0 SOC0 SOC1 SOC2 Result 0 Latched ADCRESULT 1 EOC0 Pulse EOC1 Pulse EOC2 Pulse ADCINTFLG .ADCINTx Minimum 7 ADCCLKs Conversion 0 13 ADC Clocks 2 ADCCLKs 6 Minimum ADCCLKs 7 ADCCLKs Conversion 1 13 ADC Clocks Figure 6-29. 针对顺序模式/早期中断脉冲的时序示例 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 139 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 Analog Input A Analog Input B ADCCLK SOC0 Sample A Window SOC0 Sample B Window 02 9 ADCCTL 1 .INTPULSEPOS ADCSOCFLG 1.SOC0 ADCSOCFLG 1.SOC1 ADCSOCFLG 1.SOC2 S/H Window Pulse to Core SOC0 (A/B) ADCRESULT 0 ADCRESULT 1 ADCRESULT 2 EOC0 Pulse EOC1 Pulse EOC2 Pulse ADCINTFLG .ADCINTx 22 24 SOC2 Sample A Window SOC2 Sample B Window 37 www.ti.com.cn 50 2 ADCCLKs SOC2 (A/B) Result 0 (A) Latched Result 0 (B) Latched 1 ADCCLK Minimum 7 ADCCLKs Conversion 0 (A) 13 ADC Clocks Conversion 0 (B) 13 ADC Clocks 2 ADCCLKs 19 ADCCLKs Minimum 7 ADCCLKs Conversion 1 (A) 13 ADC Clocks Figure 6-30. 针对同步模式/晚期中断脉冲的时序示例 140 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn Analog Input A Analog Input B ADCCLK SOC0 Sample A Window SOC0 Sample B Window 02 9 ADCCTL1.INTPULSEPOS ADCSOCFLG1.SOC0 ADCSOCFLG1.SOC1 ADCSOCFLG1.SOC2 S/H Window Pulse to Core SOC0 (A/B) ADCRESULT 0 ADCRESULT 1 ADCRESULT 2 EOC0 Pulse EOC1 Pulse EOC2 Pulse ADCINTFLG.ADCINTx ZHCS864I – APRIL 2009 – REVISED JULY 2012 SOC2 Sample A Window SOC2 Sample B Window 22 24 37 50 2 ADCCLKs SOC2 (A/B) Result 0 (A) Latched Result 0 (B) Latched Minimum 7 ADCCLKs Conversion 0 (A) 13 ADC Clocks Conversion 0 (B) 13 ADC Clocks 19 ADCCLKs Minimum 7 ADCCLKs Figure 6-31. 针对同步模式/早期中断脉冲的时序示例 2 ADCCLKs Conversion 1 (A) 13 ADC Clocks Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 141 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 6.12 详细说明 积分非线性 积分非线性是指每个独立代码从零至满刻度所画的一条直线上的偏离。 在首次代码转换前,作为零点的点出 现一半 LSB。 满刻度点被定义为超过最后一次代码转换的级别一半 LSB。 这个偏离为每一个特定代码的中 心到这两个点之间的精确直线的距离。 微分非线性 一个理想 ADC 显示分开距离恰好为 1 个 LSB 的代码转换。 DNL 是从这个理想值的偏离。 一个少于 ±1 LSB 的微分非线性误差可确保无丢码。 零偏移 当模拟输入为零伏时,应当发生主进位转换。 零误差被定义为实际转换到那个点的偏离。 增益误差 第一个代码转换应该出现在高于负满刻度的一个模拟值一半 LSB 上。 最后一次转换应该出现在低于标称满 刻度的一个模拟值一倍半 LSB 上。 增益误差是首次和末次代码转换间的实际差异以及它们之间的理想差 异。 信噪比+失真 (SINAD) SINAD 是测得的输入信号的均方根值与所有其它低于那奎斯特频率的频谱分量(包括谐波但不包括 dc)的 均方根总和的比。 SINAD 的值用分贝表示。 有效位数 (ENOB) 对于一个正弦波,SINAD 可用位的数量表示。 N 使用下列公式, = (SINAD - 1.76) 6.02 有可能获得一个用 N(位 的有效数)表达的性能测量值。 因此,对于在给定输入频率上用于正弦波输入的器件的有效位数量可从这个 测得的 SINAD 直接计算。 总谐波失真 (THD) THD 是头九个谐波分量的均方根总和与测得的输入信号的均方根值的比并表达为一个百分比或者分贝值。 无杂散动态范围 (SFDR) SFDR 是输入信号均方根振幅与峰值寄生信号间以分贝为单位的差异。 142 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 6.13 闪存定时 Table 6-41. 闪存 / OTP 对于 T 温度材料的耐受度(1) 擦除/编程 温度 Nf 闪存对于阵列的耐受度(写入/擦除周期) 0°C 至 105°C(环境温 度) NOTP OTP 对于阵列的耐受度(写入周期) 0°C 至 30°C(环境温度) (1) 所示温度范围之外的写入/擦除操作并未说明,有可能影响耐受数。 最小值 20000 Table 6-42. 闪存 / OTP 对于 S 温度材料的耐受度(1) 擦除/编程 温度 Nf 闪存对于阵列的耐受度(写入/擦除周期) 0°C 至 125°C(环境温 度) NOTP OTP 对于阵列的耐受度(写入周期) 0°C 至 30°C(环境温度) (1) 所示温度范围之外的写入/擦除操作并未说明,有可能影响耐受数。 最小值 20000 Table 6-43. 闪存 / OTP 对于 Q 温度材料的耐受度(1) 擦除/编程 温度 Nf 闪存对于阵列的耐受度(写入/擦除周期) -40°C 至 125°C(环境温 度) NOTP OTP 对于阵列的耐受度(写入周期) -40°C 至 30°C(环境温 度) (1) 所示温度范围之外的写入/擦除操作并未说明,有可能影响耐受数。 最小值 20000 典型值 50000 典型值 50000 典型值 50000 最大值 单位 周期 1 写入 最大值 单位 周期 1 写入 最大值 单位 周期 1 写入 Table 6-44. 60MHz SYSCLKOUT 上的闪存参数: 参数 测试条件 最小值 典型值 最大值 单位 编程时间 16 位字 50 μs 8K 扇区 250 ms 擦除时间 (1) 4K 扇区 8K 扇区 125 ms 2 s IDDP (2) IDDIOP (2) IDDIOP (2) 4K 扇区 擦除/编程周期期间的 VDD流耗 擦除/编程周期期间的 VDDIO流耗 擦除/编程周期期间的 VDDIO流耗 VREG 被禁用 VREG 被启用 2 s 80 mA 60 120 mA (1) 当器件从 TI 出货时,片载闪存存储器处于一个被擦除状态。 这样,当首次编辑器件时,在编程前无需擦除闪存存储器。 然而,对于所有 随后的编程操作,需要执行擦除操作。 (2) 室温下包括函数调用开销在内的典型参数,是在所有外设关闭时的参数。 ta(fp) ta(fr) ta(OTP) 页式闪存访问时间 随机闪存访问时间 OTP 访问时间 Table 6-45. 闪存 / OTP 访问时序 参数 最小值 40 40 60 最大值 单位 ns ns ns Table 6-46. 闪存数据保持持续时间 参数 t保持 数据保持持续时间 测试条件 TJ=55°C 最小值 最大值 单位 15 年 Copyright © 2009–2012, Texas Instruments Incorporated 电气规范 143 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn Table 6-47. 不同频率上所需最小的闪存/一次性可编程 (OTP) 等待状态 SYSCLKOUT (MHz) 60 55 50 45 40 35 30 25 (1) 随机等待状态必须 ≥ 1。 SYSCLKOUT (ns) 16.67 18.18 20 22.22 25 28.57 33.33 40 页 等待状态 (1) 2 2 1 1 1 1 1 0 随机 等待状态 (1) 2 2 1 1 1 1 1 1 OTP 等待状态 3 3 2 2 2 2 1 1 计算Table 6-47中闪存页等待状态和随机等待状态的等式如下: Flash Page Wait State = êêëéççèæ t a(f ·p) t c(SCO) ÷÷øö ù - 1ú úû round up to the next highest integer Flash Random Wait State = êêëéççèæ t t a(f ×r) c(SCO) ÷÷øö - ù 1ú úû round up to the next highest integer, or 1, whichever is larger 计算Table 6-47中 OTP 等待状态的等式如下: OTP Wait State = êêëéççèæ t t a(OTP) c(SCO) ÷÷øö - ù 1ú úû round up to the next highest integer, or 1, whichever is larger 144 电气规范 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 7 H-至-I 修订历史记录 这个数据表的修订历史记录强调了使 SPRS584H 器件专用数据表变为一个 SPRS584I 修订版本所做的技术 改变。 范围: 见下表。 位置 图 4-13 Figure 6-13 Figure 6-18 Table 6-46 添加、删除、和修改 更新了“ePWM 子模块显示关键内部信号互连”图 通用输入时序: • 将 XLKOUT 改为 SYSCLK PWM Hi-Z 特性: • 将 XLKOUT 改为 SYSCLK 增加了“闪存数据保持持续时间”表 Copyright © 2009–2012, Texas Instruments Incorporated H-至-I 修订历史记录 145 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 ZHCS864I – APRIL 2009 – REVISED JULY 2012 www.ti.com.cn 8 G-至-H 修订历史记录 这个数据表的修订历史记录强调了使 SPRS584G 器件专用数据表变为一个 SPRS584H 修订版本所做的技 术改变。 范围: 见下表。 位置 Section 6.2 Table 6-1 Section 6.9 Figure 6-31 Table 6-44 添加、删除、和修改 建议的运行条件: • 添加了环境温度,针对“Q 版本(Q100 认证规范)”的 TA • 结温,TJ:将“Q 版本(Q100 认证规范)”的最大 TJ从 125ºC改为 150ºC • 删除 TA(环境温度)的脚注 60MHz SYSCLKOUT 上的 TMS320F2803x 流耗: • VREG 被启用: – IDLE:将 TYP IDDA从 73µA 改为10µA • VREG 被禁用: – IDLE:将 TYP IDDA从 73µA 改为 10µA 电源排序: • 将“然而,建议在为器件加电前,加在任何引脚上的电压不应大于一个二极管的压降 (0.7V) 改为“在为器件加电 前,加在任一数字引脚上的电压不能大于一个高于 VDDIO的二极管压降 (0.7V)(对于模拟引脚,此电压为比 VDDA高 0.7V)。 此外,VDDIO和 VDDA 之间的差距应保持在大约 0.3V 之内。 更新了“针对同步模式/早期中断脉冲的定时示例”图 60MHz SYSCLKOUT 上的闪存参数: • 增加与器件被运出时闪存存储器处于被擦除状态时的脚注。 146 G-至-H 修订历史记录 Copyright © 2009–2012, Texas Instruments Incorporated Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 TMS320F28030, TMS320F28031, TMS320F28032 TMS320F28033, TMS320F28034, TMS320F28035 www.ti.com.cn ZHCS864I – APRIL 2009 – REVISED JULY 2012 9 热性能/机械数据 Table 9-1,Table 9-2,和Table 9-3显示了散热数据。 有关散热设计考虑的更多信息请见Section 6.5。 表格之后的机械封装图反映了针对指定器件最新发布的机械数据。 参数 θJA [°C/W] 高 k PCB ΨJT [°C/W] ΨJB θJC θJB Table 9-1. 散热模型 56 引脚 RSH 结果 0lfm 34.8 0.24 9.2 14.7 9.2 空气流量 150lfm 23.6 0.36 8.8 250lfm 22.3 0.43 8.9 500lfm 20.5 0.56 8.8 参数 θJA [°C/W] 高 k PCB ΨJT [°C/W] ΨJB θJC θJB Table 9-2. 散热模型64 引脚 PAG结果 0lfm 56.5 0.15 31.1 7.6 31.3 空气流量 150lfm 44.7 0.42 29.7 250lfm 42.9 0.51 29.2 500lfm 40.3 0.67 28.4 参数 θJA [°C/W] 高 k PCB ΨJT [°C/W] ΨJB θJC θJB Table 9-3. 散热模型80 引脚 PN结果 0lfm 49.9 0.8 21.6 14.2 21.9 空气流量 150lfm 38.3 1.18 20.7 250lfm 36.7 1.34 20.5 500lfm 34.4 1.62 20.1 Copyright © 2009–2012, Texas Instruments Incorporated 热性能/机械数据 147 Submit Documentation Feedback Product Folder Links: TMS320F28030 TMS320F28031 TMS320F28032 TMS320F28033 TMS320F28034 TMS320F28035 www.ti.com PACKAGING INFORMATION Orderable Device TMS320F28030PAGQ TMS320F28030PAGS TMS320F28030PAGT TMS320F28030PNQ TMS320F28030PNS TMS320F28030PNT TMS320F28030RSHS TMS320F28030RSHT TMS320F28031PAGQ TMS320F28031PAGS TMS320F28031PAGT TMS320F28031PNQ TMS320F28031PNS TMS320F28031PNT TMS320F28031RSHS TMS320F28031RSHT TMS320F28032PAGQ PACKAGE OPTION ADDENDUM 10-Jan-2013 Status Package Type Package Pins Package Qty (1) Drawing Eco Plan Lead/Ball Finish MSL Peak Temp (2) (3) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) Samples (Requires Login) Addendum-Page 1 www.ti.com Orderable Device TMS320F28032PAGS TMS320F28032PAGT TMS320F28032PNQ TMS320F28032PNS TMS320F28032PNT TMS320F28032RSHS TMS320F28032RSHT TMS320F28033PAGQ TMS320F28033PAGS TMS320F28033PAGT TMS320F28033PNQ TMS320F28033PNS TMS320F28033PNT TMS320F28033RSHS TMS320F28033RSHT TMS320F28034PAGQ TMS320F28034PAGS TMS320F28034PAGT PACKAGE OPTION ADDENDUM 10-Jan-2013 Status Package Type Package Pins Package Qty (1) Drawing Eco Plan Lead/Ball Finish MSL Peak Temp (2) (3) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) Samples (Requires Login) Addendum-Page 2 PACKAGE OPTION ADDENDUM www.ti.com 10-Jan-2013 Orderable Device TMS320F28034PNQ TMS320F28034PNS TMS320F28034PNT TMS320F28034RSHS TMS320F28034RSHT TMS320F28035PAGQ TMS320F28035PAGS TMS320F28035PAGT TMS320F28035PNQ TMS320F28035PNS TMS320F28035PNT TMS320F28035RSHS TMS320F28035RSHT TMS32F28032LENAPNS TMX320F28035RSHS Status Package Type Package Pins Package Qty (1) Drawing Eco Plan Lead/Ball Finish MSL Peak Temp (2) (3) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE TQFP PAG 64 160 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 160 Green (RoHS CU NIPDAUAG Level-3-260C-168 HR & no Sb/Br) ACTIVE LQFP PN 80 119 Green (RoHS CU NIPDAU Level-3-260C-168 HR & no Sb/Br) ACTIVE VQFN RSH 56 1 TBD Call TI Call TI (1) The marketing status values are defined as follows: ACTIVE: Product device recommended for new designs. LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect. NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design. PREVIEW: Device has been announced but is not in production. Samples may or may not be available. OBSOLETE: TI has discontinued the production of the device. Samples (Requires Login) Addendum-Page 3 PACKAGE OPTION ADDENDUM www.ti.com 10-Jan-2013 (2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check http://www.ti.com/productcontent for the latest availability information and additional product content details. TBD: The Pb-Free/Green conversion plan has not been defined. Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements for all 6 substances, including the requirement that lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes. Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and package, or 2) lead-based die adhesive used between the die and leadframe. The component is otherwise considered Pb-Free (RoHS compatible) as defined above. Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame retardants (Br or Sb do not exceed 0.1% by weight in homogeneous material) (3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature. Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals. TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release. In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis. Addendum-Page 4 重要声明 德州仪器(TI) 及其下属子公司有权根据 JESD46 最新标准, 对所提供的产品和服务进行更正、修改、增强、改进或其它更改, 并有权根据 JESD48 最新标准中止提供任何产品和服务。客户在下订单前应获取最新的相关信息, 并验证这些信息是否完整且是最新的。所有产品的销售 都遵循在订单确认时所提供的TI 销售条款与条件。 TI 保证其所销售的组件的性能符合产品销售时 TI 半导体产品销售条件与条款的适用规范。仅在 TI 保证的范围内,且 TI 认为 有必要时才会使 用测试或其它质量控制技术。除非适用法律做出了硬性规定,否则没有必要对每种组件的所有参数进行测试。 TI 对应用帮助或客户产品设计不承担任何义务。客户应对其使用 TI 组件的产品和应用自行负责。为尽量减小与客户产品和应 用相关的风险, 客户应提供充分的设计与操作安全措施。 TI 不对任何 TI 专利权、版权、屏蔽作品权或其它与使用了 TI 组件或服务的组合设备、机器或流程相关的 TI 知识产权中授予 的直接或隐含权 限作出任何保证或解释。TI 所发布的与第三方产品或服务有关的信息,不能构成从 TI 获得使用这些产品或服 务的许可、授权、或认可。使用 此类信息可能需要获得第三方的专利权或其它知识产权方面的许可,或是 TI 的专利权或其它 知识产权方面的许可。 对于 TI 的产品手册或数据表中 TI 信息的重要部分,仅在没有对内容进行任何篡改且带有相关授权、条件、限制和声明的情况 下才允许进行 复制。TI 对此类篡改过的文件不承担任何责任或义务。复制第三方的信息可能需要服从额外的限制条件。 在转售 TI 组件或服务时,如果对该组件或服务参数的陈述与 TI 标明的参数相比存在差异或虚假成分,则会失去相关 TI 组件 或服务的所有明 示或暗示授权,且这是不正当的、欺诈性商业行为。TI 对任何此类虚假陈述均不承担任何责任或义务。 客户认可并同意,尽管任何应用相关信息或支持仍可能由 TI 提供,但他们将独力负责满足与其产品及在其应用中使用 TI 产品 相关的所有法 律、法规和安全相关要求。客户声明并同意,他们具备制定与实施安全措施所需的全部专业技术和知识,可预见 故障的危险后果、监测故障 及其后果、降低有可能造成人身伤害的故障的发生机率并采取适当的补救措施。客户将全额赔偿因 在此类安全关键应用中使用任何 TI 组件而 对 TI 及其代理造成的任何损失。 在某些场合中,为了推进安全相关应用有可能对 TI 组件进行特别的促销。TI 的目标是利用此类组件帮助客户设计和创立其特 有的可满足适用 的功能安全性标准和要求的终端产品解决方案。尽管如此,此类组件仍然服从这些条款。 TI 组件未获得用于 FDA Class III(或类似的生命攸关医疗设备)的授权许可,除非各方授权官员已经达成了专门管控此类使 用的特别协议。 只有那些 TI 特别注明属于军用等级或“增强型塑料”的 TI 组件才是设计或专门用于军事/航空应用或环境的。购买者认可并同 意,对并非指定面 向军事或航空航天用途的 TI 组件进行军事或航空航天方面的应用,其风险由客户单独承担,并且由客户独 力负责满足与此类使用相关的所有 法律和法规要求。 TI 已明确指定符合 ISO/TS16949 要求的产品,这些产品主要用于汽车。在任何情况下,因使用非指定产品而无法达到 ISO/TS16949 要 求,TI不承担任何责任。 产品 应用 数字音频 www.ti.com.cn/audio 通信与电信 www.ti.com.cn/telecom 放大器和线性器件 www.ti.com.cn/amplifiers 计算机及周边 www.ti.com.cn/computer 数据转换器 www.ti.com.cn/dataconverters 消费电子 www.ti.com/consumer-apps DLP® 产品 www.dlp.com 能源 www.ti.com/energy DSP - 数字信号处理器 www.ti.com.cn/dsp 工业应用 www.ti.com.cn/industrial 时钟和计时器 www.ti.com.cn/clockandtimers 医疗电子 www.ti.com.cn/medical 接口 www.ti.com.cn/interface 安防应用 www.ti.com.cn/security 逻辑 www.ti.com.cn/logic 汽车电子 www.ti.com.cn/automotive 电源管理 www.ti.com.cn/power 视频和影像 www.ti.com.cn/video 微控制器 (MCU) www.ti.com.cn/microcontrollers RFID 系统 www.ti.com.cn/rfidsys OMAP应用处理器 www.ti.com/omap 无线连通性 www.ti.com.cn/wirelessconnectivity 德州仪器在线技术支持社区 www.deyisupport.com IMPORTANT NOTICE 邮寄地址: 上海市浦东新区世纪大道 1568 号,中建大厦 32 楼 邮政编码: 200122 Copyright © 2013 德州仪器 半导体技术(上海)有限公司

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