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DDR3走线规则

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PCB设计DDR3走线规则

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添加微信公众号:elec666 电子工程师之家 3 PCB 设计建议 3.1 Fanout封装设计建议 Hi3716M 的封装为PBGA600 ,管脚间距0.8 毫米。在PCB 设计时, 可以采用四层PCB 板的设计,建议如下分层: TOP 层:信号走线 内一层:地平面层 内二层:电源平面层 BOTTOM 层:信号走线 在成本非常敏感的应用方案中,也可以采用二层PCB 板的设计,PCB 分 层建议如下: TOP 层:信号走线和部分电源走线 BOTTOM 层:地平面层和部分电源走线 PCB 设计注意事项: 元器件布局在TOP 层,信号线尽量走TOP 层,滤波小电容可放在 BOTTOM 层。 电源管脚用走粗线。 尽量保持BOTTOM 层为一个完整的地平面层。 主芯片出线推荐过孔大小为8mil, 线宽为5mil 。PCB 材料FR-4, PCB 板厚度为1.6 毫米,铜箔厚度为1 盎司,填充介质介电常数4.2。 主芯片出线示例如图3-1 所示。 添加微信公众号:elec666 电子工程师之家 图3-1 主芯片出线示例图 3.2 DDR SDRAM接口电路设计建议 Hi3716M 内部集成了32 位宽的DDR2//DDR3 兼容接口控制器。 3.2.1 DDR2 接口设计 DDR2 SDRAM 容量要求为256MB 时,DDR2 接口推荐外接2 片 16bit 数据位宽的DDR2 SDRAM 颗粒;两个16bit 数据位宽的数据 总线DDRA_DQ[0:15]和DDRB_DQ[0:15]拼成一个32bit 数据位宽的 数据总线。 添加微信公众号:elec666 电子工程师之家 DDRB_DQ[0:15]对应32bit 位宽数据总线DQ[16:31]。 容量要求为512MB 时,DDR2 接口推荐外接4 片8bit 位宽的DDR2 SDRAM 颗粒。外接4 片8bit 数据位宽的DDR2 颗粒时,需要采用至少 4 层PCB 板的设计。外接16bit 数据位宽DDR2 SDRAM 颗粒的情况 下,DDR2 SDRAM 接口连接如图3-2 所示。 图3-2 DDR2 SDRAM 16 位接口示意图 在外接8bit 数据位宽DDR2 SDRAM 颗粒的情况下,DDR2 SDRAM 接 口连接如图3-3 所示。 添加微信公众号:elec666 电子工程师之家 图3-3 DDR2 SDRAM 8bit 数据位宽接口示意图 3.2.2 DDR2 信号线阻抗匹配设计 DDR2 信号线阻抗匹配设计分成两种情况: 两层板 四层板 3.2.2.1 两层PCB 板设计,DDR2 信号线阻抗匹配设计 DQ[0:31]/DM/DQS 直接连接。传输线阻抗控制在140Ω,输出方向推荐采用Class I 驱动, SDRAM 接收端ODT 配置为150Ω,输入方向推荐SDRAM 端驱动采用 Half Driver, 接受端ODT 配置为150Ω。DQS 的差分线阻抗控制为100 Ω。 添加微信公众号:elec666 电子工程师之家 CLK 信号 直接连接。差分线阻抗100Ω,建议采用Class I 驱动,并在靠近接收端 跨接250Ω 电阻。拓扑结构如图3-4 所示。 图3-4 CLK 直接连接Class I 驱动拓扑结构 ADDR/CTRL 在源端串联Rs=75Ω 电阻,传输线阻抗控制在140Ω,推荐采用Class I 驱 动。拓扑结构如图3-5 所示。 图3-5 ADDR/CTRL Class I 驱动 3.2.2.2 四层PCB 板设计,DDR2 信号线阻抗匹配设计 DQ[0:31]/DM/DQS 直接连接。传输线线阻抗控制50Ω,输出方向推荐采用Class I 驱动, SDRAM 接收端ODT 配置为50Ω;输入方向SDRAM 端驱动推荐采用 添加微信公众号:elec666 电子工程师之家 Full Driver, 接收端ODT 配置为75Ω。DQS 的差分线阻抗控制为100 Ω。 CLK 信号 差分传输线阻抗100Ω!10% 。驱动单负载应用,建议采用Class I 驱动, 并在靠近接收端采用戴维南100Ω 并联匹配,拓扑如图3-6 所示。 图3-6 CLK 单负载应用Class I 驱动拓扑结构 DDR_DVDDIF 驱动双负载应用,阻抗控制在50Ω,建议采用Class I 驱动,采用T 型拓 扑结构,在分支点上拉50Ω,并保证分支线最短,至少小于主干线1/2 的 长度,拓扑结构如图3-7 所示。 添加微信公众号:elec666 电子工程师之家 图3-7 CLK 双负载应用Class I 驱动T 型拓扑结构 ADDR/CTRL 驱动2 个负载时,阻抗控制50Ω, 推荐采用T 型拓扑结构,配置为Class I 驱动,slew rate 设为最快,分支点上拉50Ω,或者靠近各接收端分别 串联50Ω,L1>2%L2,如图3-8、图3-9 所示。 添加微信公众号:elec666 电子工程师之家 图3-8 ADDR/CTRL 2 个负载Class I 驱动T 型拓扑结构1 图3-9 ADDR/CTRL 2 个负载Class I 驱动T 型拓扑结构2 驱动单负载时,应用于4 层板,传输线阻抗控制在50Ω,推荐采用Class I 驱动。 3.2.2.3 DDR2接口信号线PCB 走线建议 为了保证DDR2 SDRAM 部分的时序及信号完整性,建议按照如下原 则进行PCB 设计: 二层板DDR2 部分完全拷贝海思参考板PCB 设计,包括信号走线、电 源和地走线,PCB 材料参数:PCB 材料FR-4,PCB 板厚度为1.6 毫米, 铜箔厚度为1 盎司,填充介质介电常数44。 添加微信公众号:elec666 电子工程师之家 四层板参考以下信号线走线建议。 信号线走线建议 理论上如果CLK、DQS、DQ[0:31]、ADDR[0:14]、BA[0:2]、DM、 CKE、CSN、WEN、CASN、RASN、ODT 等所有信号线的长度相 等,则时序达到最优状态。 在走线等长处理时,需要首先导入芯片基板上DDR 各信号走线长度。 DDR 各信号走线长度建议如表3-1 所示。表3-1 DDR 各信号走线长度 建议 管脚序号 信号名称 A25 DDRA_ADR0 C16 DDRA_ADR1 B25 DDRA_ADR2 C19 DDRA_ADR3 A23 DDRA_ADR4 C20 DDRA_ADR5 B23 DDRA_ADR6 B19 DDRA_ADR7 D24 DDRA_ADR8 B20 DDRA_ADR9 D16 DDRA_ADR10 C24 DDRA_ADR11 A19 DDRA_ADR12 D25 DDRA_ADR13 A20 DDRA_ADR14 A14 DDRA_BA0 基板走线长度(um) 基板走线长度(mil) 10586.49 416.7909449 5372.16 211.5023622 9776.13 384.8870079 7035.63 276.9933071 9253.51 364.3114173 6616.08 260.4755906 8986.36 353.7937008 7064.46 278.1283465 10995.03 432.8751969 7320.18 288.196063 4609.09 181.4602362 8412.54 331.2023622 7929.87 312.1996063 8175.51 321.8704724 8240.83 324.442126 7016.07 276.2232283 添加微信公众号:elec666 电子工程师之家 C15 DDRA_BA1 5246 D15 DDRA_BA2 4341.97 C25 DDRA_CASN 8845.34 A13 DDRA_CKE0 7235.05 D22 DDRA_CKN0 7072.72 B17 DDRA_CKN1 6609.65 C22 DDRA_CKP0 6940.43 A17 DDRA_CKP1 6616.14 A26 DDRA_CSN0 10486.71 206.5354331 170.9437008 348.2417323 284.8444882 278.4535433 260.2224409 273.2452756 260.4779528 412.8625984 管脚序号 信号名称 B11 DDRA_DM0 C8 DDRA_DM1 C4 DDRA_DQ0 B3 DDRA_DQ1 B2 DDRA_DQ2 A2 DDRA_DQ3 C11 DDRA_DQ4 A11 DDRA_DQ5 D12 DDRA_DQ6 C12 DDRA_DQ7 C5 DDRA_DQ8 D6 DDRA_DQ9 C6 DDRA_DQ10 D7 DDRA_DQ11 C9 DDRA_DQ12 D9 DDRA_DQ13 B10 DDRA_DQ14 A10 DDRA_DQ15 A4 DDRA_DQSN0 基板走线长度(um) 基板走线长度(mil) 5887.48 231.7905512 7971.1 313.8228346 8652.36 340.6440945 11502.4 452.8503937 10216.94 402.2417323 10768.67 423.9633858 5121.24 201.623622 7443.02 293.0322835 4025.06 158.4669291 5037.18 198.3141732 8966.85 353.0255906 7780.15 306.3051181 8576.54 337.6590551 7527.87 296.3728346 7691.31 302.8074803 9698.11 381.8153543 7169.74 282.2732283 7820.3 307.8858268 8959.07 352.7192913 添加微信公众号:elec666 电子工程师之家 A7 DDRA_DQSN1 9104.7 B4 DDRA_DQSP0 9156.59 B7 DDRA_DQSP1 9136.28 D27 DDRA_HI 8492.5 C27 DDRA_LO 9520.36 C26 DDRA_ODT0 8952.84 B26 DDRA_RASN 9698.99 B13 DDRA_RESETN 6394.08 C3 DDRA_RTT 10327.9 B14 DDRA_WEN 6144.82 G1 DDRB_ADR0 8432.16 T1 DDRB_ADR1 7794.98 358.4527559 360.4956693 359.696063 334.3503937 374.8173228 352.4740157 381.85 251.7354331 406.6102362 241.9220472 331.9748031 306.8889764 管脚序号 信号名称 H2 DDRB_ADR2 N2 DDRB_ADR3 K3 DDRB_ADR4 M4 DDRB_ADR5 J4 DDRB_ADR6 N1 DDRB_ADR7 J3 DDRB_ADR8 N4 DDRB_ADR9 T2 DDRB_ADR10 H3 DDRB_ADR11 N3 DDRB_ADR12 H1 DDRB_ADR13 M3 DDRB_ADR14 U3 DDRB_BA0 U2 DDRB_BA1 U1 DDRB_BA2 基板走线长度(um) 基板走线长度(mil) 7351.03 289.4106299 6317.86 248.7346457 5266.85 207.3562992 4414.67 173.8059055 5117.06 201.4590551 7137.63 281.0090551 5842 230 4610.41 181.5122047 6753.35 265.8799213 6294.91 247.8311024 5247.83 206.6074803 7998.03 314.8830709 5336.12 210.0834646 10339.2 407.0551181 8764.22 345.0480315 8362.06 329.2149606 添加微信公众号:elec666 电子工程师之家 G2 DDRB_CASN 7342.06 V3 DDRB_CKE0 9974.96 L1 DDRB_CKN0 6709.92 R4 DDRB_CKN1 4879.54 L2 DDRB_CKP0 6717.44 R3 DDRB_CKP1 5139.16 G3 DDRB_CSN0 6594.66 Y3 DDRB_DM2 7086.59 AC1 DDRB_DM3 11098.57 AJ1 DDRB_DQ16 14503.52 AJ2 DDRB_DQ17 14188.8 AK2 DDRB_DQ18 12774.42 AJ3 DDRB_DQ19 11902.65 Y1 DDRB_DQ20 7450.11 Y2 DDRB_DQ21 6246.37 289.0574803 392.7149606 264.1700787 192.107874 264.4661417 202.3291339 259.6322835 278.9996063 436.9515748 571.0047244 558.6141732 502.9299213 468.6082677 293.3114173 245.9200787 管脚序号 信号名称 W2 DDRB_DQ22 W1 DDRB_DQ23 AF1 DDRB_DQ24 AF2 DDRB_DQ25 AE1 DDRB_DQ26 AE2 DDRB_DQ27 AB2 DDRB_DQ28 AB1 DDRB_DQ29 AB3 DDRB_DQ30 AA3 DDRB_DQ31 AG4 DDRB_DQSN2 AD3 DDRB_DQSN3 AG3 DDRB_DQSP2 基板走线长度(um) 基板走线长度(mil) 6118.78 240.8968504 6714.85 264.3641732 14093.31 554.8547244 13796.75 543.1791339 14508.03 571.1822835 13593.34 535.1708661 10380.93 408.6980315 10336.84 406.9622047 12966.5 510.492126 11776.95 463.6594488 9340.12 367.7212598 11702.01 460.7090551 9531.46 375.2543307 添加微信公众号:elec666 电子工程师之家 AD4 DDRB_DQSP3 12378.51 B1 DDRB_HI 10426.7 C2 DDRB_LO 10014.83 F3 DDRB_ODT0 7212.33 G4 DDRB_RASN 4915.91 V4 DDRB_RESETN 9930.45 AL1 DDRB_RTT 14223.16 U4 DDRB_WEN 8416.12 487.3429134 410.5 394.2846457 283.95 193.5397638 390.9625984 559.9669291 331.3433071  DDR 走线线宽和线间距不能小于4mil 。  DDR 接口中的时钟信号线CKP、CKN 应该严格等长,偏差范围 为!50mil ,并且建议CLK 的走线长度小于4inch 。  数据选通信号线DQS 的长度要求如下:− DQS 以CK 时钟走线长 度为参照进行走线,允许偏差范围为!500mil 。− DQSP 和DQSN 之间 的走线严格等长,偏差为!50mil 。  数据信号线DQ[0:31]的长度要求如下:− DQ[0:7]以DQS0 的走线 长度为参照进行走线,允许偏差范围为!50mil 。− DQ[8:15]以DQS1 的 走线长度为参照进行走线,允许偏差范围为!50mil 。− DQ[16:23] 以 DQS2 的走线长度为参照进行走线,其允许偏差范围为!50mil 。 − DQ[24:31] 以DQS3 的走线长度为参照进行走线,允许偏差范围 为!50mil 。 数据掩码信号线DM 的长度要求如下:− DM0 以DQS0 的走线 长度为参照进行走线,允许偏差范围为!50mil 。− DM1 以DQS1 的走 线长度为参照进行走线,允许偏差范围为!50mil 。− DM2 以DQS2 的 走线长度为参照进行走线,允许偏差范围为!50mil 。− DM3 以DQS3 的 走线长度为参照进行走线,允许偏差范围为!50mil 。  地址信号线ADDR[0:14]的长度要求如下:ADDR[0:14]以CLK 时 钟走线长度为参照进行走线,允许偏差范围为!100mil 。  控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、 ODT 的长度要求如下: 控制信号线以CLK 时钟走线长度为参照进行走线,允许偏差范围 为!100mil 。 添加微信公众号:elec666 电子工程师之家 为减小信号反射,建议所有DDR2 SDRAM 接口信号走线避免穿越电源 地分割区域,保持完整的电源地参考平面,在2 层板PCB 设计时传输 线阻抗控制在140Ω!10% ,在4 层板PCB 设计时传输线阻抗控制在 50Ω!10%,DDR2 时钟差分线阻抗控制在100Ω!10% 。 建议PCB 布线设计采用以下原则:  所有DDR2 SDRAM 信号走线必须分布在邻近地平面的走线层, 避免信号走线穿越电源或地分割区域,必须保证DDR 信号走线都有完 整的参考平面。  在信号走线周围及换层过孔附近放置与地连通的过孔,保持良好 的信号回流路径。  所有信号线尽量短,并且在走线路径上尽量少打过孔,保证走线 阻抗的连续性。  如使用排组,需要注意同一排组上的信号必须属于同一DDR 信号 线组,尤其避免DQS 与地址/控制线分布在同一个组排上。  相邻信号走线间距保持在2~3 倍线宽。  避免时钟信号紧邻数据、地址总线。  避免地址信号紧邻数据信号。  DDR2 SDRAM 信号与非DDR2 SDRAM 信号走线间隔至少 20mil 。  每个VREF pin 要加去耦电容且走线尽量宽,与其他信号线间隔 20mil~25mil 。 电源滤波建议 DDR2 SDRAM 供电电源滤波建议如下:  在每个电源管脚处放置一个100nF 的陶瓷滤波电容,并紧靠供电 管脚摆放;整个 DDR2 SDRAM 功能单元供电电源至少有一个10μF 的对地滤波 电容。VREF 参考电平设计建议如下:  根据SSTL 18 协议要求,VREF 参考电压为0.49%DVDDIF~ 0.51%DVDDIF, VREF 分压电阻必需使用1%精度的电阻。为了降低噪 声,VREF 走线宽度不得小于20mil 。  控制器和DDR2 颗粒的VREF 参考电平分别就近用分压电路得 到。 添加微信公众号:elec666 电子工程师之家  在每个VREF 管脚处放置去耦电容,并紧靠管脚放置。 VTT 电源设计建议如下: 采用LDO,例如LP2996 产生VTT 电源。 每2~3 个VTT 管脚处放置一个去耦电容,并紧靠管脚放置。 走线每2 厘米至少放置一个10uF 的电容。 3.2.3 DDR3 接口设计 采用DDR3 SDRAM 时,建议采用4 层或4 层以上进行PCB 设计。 DDR3 SDRAM 容量要求为256MB 或512MB 时,DDR3 接口推荐外 接2 片16bit 数据位宽的DDR3 SDRAM 颗粒。 2 个16bit 位宽的数据总线DDRA_DQ[0:15]和DDRB_DQ[0:15] 拼成一 个32bit 位宽的数据总线,DDRB_DQ[0:15]对应32 位宽数据总线的 DQ[16:31]。 容量要求为1GB 时,DDR3 接口推荐外接4 片8 位宽的DDR3 SDRAM 颗粒。 外接16bit 位宽DDR3 SDRAM 颗粒时,DDR3 SDRAM 接口连接如图 3-10 所示。 添加微信公众号:elec666 电子工程师之家 图3-10 DDR3 SDRAM 16 位接口示意图 DDR3 SDRAM 16bits DDR3 SDRAM 16bits 外接4 片8bit 位宽DDR3 SDRAM 颗粒时, DDR3 SDRAM 接口连接如图3-11 所示。 图3-11 DDR3 SDRAM 8 位接口示意图 添加微信公众号:elec666 电子工程师之家 3.2.4 DDR3 信号线阻抗匹配设计 采用DDR3 时,建议至少四层PCB 板设计。 3.2.4.1 DDR3信号线阻抗匹配设计 DQ[0:31]/DM/DQS 直接连接。传输线阻抗控制50Ω。输出方向建议控制SDRAM ODT 为 60Ω。输入方向建议配置SDRAM 输出阻抗为40Ω, 接收端ODT 为 60Ω。DQS 差分阻抗控制在100Ω。 CLK 信号 差分传输线阻抗100Ω+/-10% 。驱动单负载应用,建议靠近接收端采用 戴维南120Ω 并联匹配。如图3-12 所示。 图3-12 DDR3 SDRAM 的CLK 信号连接 DDR_DVDDIF 添加微信公众号:elec666 电子工程师之家 驱动双负载应用,建议推荐采用T 型拓扑结构,且分支线保证最短,至 少不能长于主干线的1/2, 并在分支点分别上拉60Ω,拓扑结构如图3-13 所示。 图3-13 CLK 双负载T 型拓扑结构 ADDR/CTRL 阻抗控制50Ω。驱动单负载时,Hi3716M 端串联33Ω 电阻。 添加微信公众号:elec666 电子工程师之家 驱动2 个负载时,推荐采用T 型拓扑结构,在分支点上拉60Ω,保证对 称走线,走线长度分配如图3-14 所示。 图3-14 ADDR/CTRL 2 个负载T 型拓扑结构 3.2.4.2 DDR3 接口信号线PCB 走线建议 为了保证DDR3 SDRAM 部分的时序及信号完整性,建议按照如下原则 进行PCB 设计。 信号线走线建议 理论上如果CLK、DQS、DQ[0:31]、ADDR[0:14]、BA[0:2]、DM、CKE、 CSN、WEN、CASN、RASN、ODT 等所有信号线的长度相等,则效 果达到最优状态。 在走线等长处理时,需要首先导入芯片基板上DDR 各信号走线的长度。 如表3-1 所示。  DDR 走线线宽和线间距不能小于4mil 。  DDR 接口中的时钟信号线CKP、CKN 应该严格等长,偏差范围 为!50mil ,并且建议CLK 的走线长度小于4inch 。 添加微信公众号:elec666 电子工程师之家  数据选通信号线DQS 的长度要求如下:− DQS 以CLK 时钟走线 长度为参照进行走线,其走线长度相对于CLK 的走线长 度允许的偏差为!500mil 。 − DQSP 和DQSN 之间的走线严格等长,偏差为!50mil 。  数据信号线DQ[0:31]的长度要求如下:− DQ[0:7]以DQS0 的走线 长度为参照进行走线,允许偏差范围为!50mil 。− DQ[8:15]以DQS1 的 走线长度为参照进行走线,允许偏差范围为!50mil 。− DQ[16:23] 以 DQS2 的走线长度为参照进行走线,允许偏差范围为!50mil 。− DQ[24:31] 以DQS3 的走线长度为参照进行走线,允许偏差范围为!50mil 。  数据掩码信号线DM 的长度要求如下: − DM0 以DQS0 的走线长度为参照进行走线,允许偏差范围为!50mil 。 − DM1 以DQS1 的走线长度为参照进行走线,允许偏差范围为!50mil 。 − DM2 以DQS2 的走线长度为参照进行走线,允许偏差范围为!50mil 。 − DM3 以DQS3 的走线长度为参照进行走线,允许偏差范围为!50mil 。  地址信号线ADDR[0:14]的长度要求如下:ADDR[0:14]以CLK 时 钟走线长度为参照进行走线,允许偏差范围为!100mil 。  控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、 ODT 的长度要 求如下: 控制信号线以CLK 时钟走线长度为参照进行走线,允许偏差范围 为!100mil 。 为减小信号反射,建议所有DDR3 SDRAM 接口信号走线避免穿越电源 地分割区域,保持完整的参考平面,单板PCB 设计时传输线阻抗控制 在50Ω!10%,DDR3 时钟差分线阻抗控制在100Ω!10%。 建议PCB 布线设计采用以下原则:  所有DDR3 SDRAM 信号走线必须分布在邻近地平面的走线层, 避免信号走线穿越电源或地分割区域,必须保证DDR 信号走线都有完 整的参考平面。 添加微信公众号:elec666 电子工程师之家  信号走线及换层过孔附近放置与地连通的过孔,保持良好的信号 回流路径。  所有信号线尽量短,并且在走线路径上尽量少打过孔,保证走线 阻抗的连续性。  如使用排组,同一排组上的信号必须属于同一DDR 信号线组,尤 其避免DQS 与地址/控制线分布在同一个组排上。  相邻信号走线间距保持在2~3 倍线宽。  避免时钟信号紧邻数据、地址总线。  避免地址信号紧邻数据信号。  DDR3 SDRAM 信号与非DDR3 SDRAM 信号走线间隔至少 20mil 。  每个VREF pin 要加去耦电容且走线尽量宽,与其他信号线间隔 20mil~25mil 。 电源滤波建议 DDR3 SDRAM 供电电源滤波建议如下:  在每个电源管脚处放置一个100nF 的陶瓷滤波电容,并紧靠供电 管脚摆放;整个 DDR3 SDRAM 功能单元供电电源至少有一个10μF 的对地滤波 电容。VREF 参考电平设计建议如下:  根据SSTL-15 协议要求,VREF 参考电压为0.49%DVDDIF~ 0.51%DVDDIF, VREF 分压电阻必需使用1%精度的电阻。为了降低噪 声,VREF 走线宽度不得小于20mil 。  控制器和DDR3 颗粒的VREF 参考电平分别就近用分压电路得 到。 在每个VREF 管脚处放置去耦电容,并紧靠管脚放置。VTT 电源 设计建议如下:  采用LDO,例如LP2996 产生VTT 电源。  每2~3 个VTT 管脚处放置一个去耦电容,并紧靠管脚放置。  走线每2 厘米VTT 长度至少放置一个10μF 的电容。 添加微信公众号:elec666 电子工程师之家 3.3 Flash接口电路设计建议 Flash 接口包括NAND Flash 和SPI Flash。Flash 接口的匹配 方式支持下列四种典型方式: 添加微信公众号:elec666 电子工程师之家 外接单片SPI Flash 外接单片NAND Flash 外接两片SPI Flash 外接两片NAND Flash 3.3.1 SPI Flash 匹配设计 外接单片SPI Flash 时,SPI Flash 匹配设计推荐如表3-2 所示。 表3-2 单片SPI Flash 匹配设计推荐 信号 SFC_CLK SFC_DIO/SFC_DOI /SFC_WP/SFC_HOLD 2 层板PCB 设计 Hi3716M 端串接100Ω 电 阻 SPI Flash 端串接33Ω 电阻 4 层板PCB 设计 Hi3716M 端串接75Ω 电阻 直接相连。 外接两片SPI Flash 时,SPI Flash 匹配设计推荐如表3-3 所示。表3-3 两 片SPI Flash 匹配设计推荐 信号 SFC_CLK SFC_DIO/SFC_DOI /SFC_WP/SFC_HOLD 2 层板PCB 设计 Hi3716M 端串接33Ω 电阻 直接相连 4 层板PCB 设计 Hi3716M 端串接33Ω 电阻 直接相连 3.3.2 NAND Flash 匹配设计 NAND Flash 接口支持8 位宽的SLC 和MLC 的NAND Flash 器件外接 单片NAND Flash 时,匹配设计推荐如表3-4 所示。 表3-4 单片NAND Flash 匹配设计推荐 信号 2 层板PCB 设计 NF_WEN/NF_REN Hi3716M 端串接50Ω 电阻 /NF_CLE/NF_ALE 4 层板PCB 设 计 直接相连 添加微信公众号:elec666 电子工程师之家 信号 NF_WEN/NF_REN /NF_CLE/NF_ALE DQ[0:7] 2 层板PCB 设计 4 层板PCB 设计 Hi3716M 端串接50Ω 电阻。 直接相连。 信号线设计建议: 为减小信号反射,建议所有的信号线不要穿越电源和地分割区域,保持 完整的电源地参考平面,2 层PCB 板传输线阻抗控制在140 !10%, 4 层PCB 板传输线阻抗控制在50 !10%。建议PCB 设计采用以下原 则:  建议所有信号走线分布在邻近地平面的走线层,避免信号走线穿 越电源或地分割区域,尽量保证信号走线都有完整的参考平面。  在信号走线周围及换层过孔附近放置与地连通的过孔,保持良好 的信号回流路径。  所有信号线尽量短,并且在走线路径上尽量少打过孔,保证走线 阻抗的连续性。  相邻信号走线间距保持在2~3 倍线宽。  避免地址信号紧邻数据信号。  各数据信号线尽量保持等长。 1. 3.4 以太网接口电路设计建议 2. 3.4.2 MII接口设计建议 控制接口MDCK 和MDIO 匹配设计推荐如表3-6 所示。 表3-6 MDCK/MDIO 匹配设计推荐 信号 2 层板PCB 设计 4 层板PCB 设计 添加微信公众号:elec666 电子工程师之家 MDCK MDIO Hi3716M 端串接50Ω 电阻。 Hi3716M 端串接33Ω 电阻。 直接相连。 直接相连。 MII 接口各信号匹配设计推荐如表3-7 所示。 表3-7 MII 接口各信号匹配设计推荐 信号名称 MII0_RXCK MII0_RXD[0:3] MII0_TXCK MII0_TXD[0:3] 2 层板PCB 设计 PHY 端串联100Ω 电阻 PHY 端串联100Ω 电阻 PHY 端串联100Ω 电阻 Hi3716M 端串联100Ω 电阻 MII1_RXCK MII1_RXD[0:3] MII1_TXCK MII1_TXD[0:3] PHY 端串联100Ω 电阻 PHY 端串联100Ω 电阻 PHY 端串联100Ω 电阻 Hi3716M 端串联100Ω 电阻 4 层板PCB 设计 PHY 端串联33Ω 电阻 PHY 端串联33Ω 电阻 PHY 端串联33Ω 电阻。 MII0_TXD[0:1] Hi3716M 端 串联33Ω 电阻, MII0_TXD[2:3] 直接相连。 PHY 端串联33Ω 电阻 PHY 端串联33Ω 电阻 PHY 端串联33Ω 电阻。 Hi3716M 端串联33Ω 电阻 3.4.3 RMII接口设计建议 RMII 接口各信号匹配设计推荐如表3-8 所示。 表3-8 RMII 接口各信号匹配设计推荐 信号名称 RMII0_REFCLK RMII0_RXD[0:1] RMII0_TXD[0:1] RMII1_REFCLK RMII1_RXD[0:1] RMII1_TXD[0:1] 2 层板PCB 设计 Hi3716M 端串联100Ω 电阻 PHY 端串联100Ω 电阻 Hi3716M 端串联100Ω 电阻 Hi3716M 端串联100Ω 电阻 PHY 端串联100Ω 电阻 Hi3716M 端串联100Ω 电阻 4 层板PCB 设计 Hi3716M 端串联33Ω 电阻 PHY 端串联33Ω 电阻 Hi3716M 端串联33Ω 电 阻。 Hi3716M 端串联33Ω 电阻 PHY 端串联33Ω 电阻 Hi3716M 端串联33Ω 电阻 添加微信公众号:elec666 电子工程师之家 3.5 SCI接口电路设计建议 Hi3716M 集成了2 路SCI 接口,专门用于和SIM 卡进行通讯。 SCI 接口各信号匹配设计推荐如表3-9 所示。表3-9 SCI 接口各信号匹 配设计推荐 信号名称 SIM_CLK(3.3V 的 CA 卡) SIM_CLK(5V 的 CA 卡) SIM_DATA(3.3V 的CA 卡) SIM_DATA(5V 的 CA 卡) 2 层板PCB 设计 Hi3716M 端上拉560Ω 电阻 到 3.3V,再串接33Ω 电阻 Hi3716M 端上拉560Ω 电阻 到 5V,再串接33Ω 电阻 直接相连,Hi3716M 端上拉 680Ω 电阻到3.3V 直接相连,Hi3716M 端上拉 680Ω 电阻到5V 4 层板PCB 设计 直接相连,Hi3716M 端上拉 560Ω 电阻到3.3V 直接相连,Hi3716M 端上拉 560Ω 电阻到5V 直接相连,Hi3716M 端上拉 680Ω 电阻到3.3V 直接相连,Hi3716M 端上拉 680Ω 电阻到5V 1. 3.6 USB接口电路设计建议 2. 3.6.1 USB PCB 设计建议 为了保证良好的信号质量,USB 端口数据信号线按照差分线方式走线, 差分数据线走线控制等长,走线间距保持均匀,USB 差分数据线阻抗 应控制在90Ω!10% 的均匀差分阻抗,并且避免靠近时钟芯片如时钟谐振 器、时钟振荡器和时钟驱动器等。USB 走线长度建议控制在5inch 以内。 为了达到USB 2.0 高速480MHz 的速度要求,建议PCB 布线设计采用 以下原则: .差分数据线走线尽可能短、直,差分数据线对内走线长度严格等 长。 .差分数据线走线宽度恒定。 .差分数据线走线间距恒定,走线尽可能在临近地平面的布线层走 添加微信公众号:elec666 电子工程师之家 线且不要换层。 .差分数据线走线应有完整的地平面层作为参考平面,不能跨平面 分割。 .差分数据线走线应尽量用最少的过孔和拐角,拐角可考虑用圆弧 或者45 度角,避免直角,以减少反射和阻抗变化。 .差分数据线走线上不允许有分叉。 .避免邻近其它高速周期信号和大电流信号,并保证间距大于 50mil ,以减小串扰。此外,还应远离低速非周期信号,保证至少20mil 的距离。 3.6.2 USB功能单元供电电源设计 Hi3716M 集成了2 路USB 2.0 Host 接口。USB 功能单 元的供电电源和地管脚分为AVDD33_USB 和 AVSS_USB 、DVDD_USB 和DVSS_USB ,分别对应 3.3V 电源和地、内核电源和地。设计建议如下: AVDD33_USB 和AVSS_USB 为模拟3.3V 电源管脚和地, AVDD33_USB 电源电平偏差应控制在!7%以内。建议使用磁珠来隔离 USB 模拟3.3V 电源和单板数字 3.3V 电源,滤波电容就近放置,靠近AVDD33_USB 和 AVSS_USB 管脚。 .AVSS_USB 为模拟地,建议USB 模拟地平面就近与数字地单点 相连。 .DVDD_USB 为内核电源,电平偏差应控制在-5%~10%内。 .USB_REXT 管脚需要通过43.2Ω !1%电阻连接到USB 模拟地平 面。 .USB 对外供电电源建议使用可控开关,例如使用电源开关或 MOSFET。 .单个USB 对外供电的VBUS 供电线路上并联的电容容量之和需 要大于100μF。 3.6.3 USB保护电路设计建议 为了满足ESD 保护等问题的要求,在电路设计时需要考虑在USB 电路 上设计保护电路。为了避免保护器件对USB 走线信号造成衰减,并能 添加微信公众号:elec666 电子工程师之家 够达到良好的保护效果,建议PCB 设计时采用如下原则: .保护器件建议紧靠USB 端口连接器放置。 .保护器件建议选用低寄生电容的TVS 管保护器件。 .建议USB 2.0 高速端口保护器件的寄生电容小于2pF 。 1. 3.7 视频DAC 电路设计建议 2. 3.7.1 视频DAC PCB 设计建议 为了保证视频DAC 输出的视频图像质量,建议PCB 布线设计采用以下 原则: .视频DAC 输出端外接对地匹配电阻尽量靠近Hi3716M 放置。 .模拟视频滤波电路尽量靠近Hi3716M 放置。 .视频DAC 输出电流设置电阻Riref 为1%精度电阻,阻值推荐为 1110Ω。 .单路视频DAC 设计为单负载驱动,如需驱动多个负载,输出多路 视频信号,请考虑使用驱动器。 .视频DAC 的参考电平输入、输出管脚外接去耦电容建议选用10uF 普通电容并联100nF 的低ESR 陶瓷电容,且电容接地端为视频模拟地。 .视频DAC 外部去耦参考电压建议选用10nF 陶瓷电容和1nF 电容 对模拟地滤波。 .建议视频DAC 功能单元有独立的视频模拟地平面,所有模拟信号 参照此平面走线。 .建议所有模拟信号线在靠近视频模拟地平面的走线层布线,且尽 量不要换层走线。 .尽量不要使用视频模拟地平面作为其它信号走线的参考平面。 .走线拐角可考虑用圆弧或者45 度角,避免直角,以减少反射。 .3.7.2 视频DAC 功能单元供电电源设计建议 . 模拟电源建议通过电感与单板数字3.3V 电源隔离,滤波参考平面 为AGND_VDAC 模拟视频地。 .模拟视频地平面通过单点与数字地相连。 .模拟视频3.3V 电源电平偏差尽量控制在!5%以内。 2. 3.7.3 视频DAC 端口保护电路设计建议 添加微信公众号:elec666 电子工程师之家 视频DAC 功能单元的供电电源AVDD3V3_VDAC 为视频模拟电源。建 议PCB 设计时采用如下原则: 为了满足ESD 保护等问题的要求,在电路设计时需要考虑在视频DAC 输出端口上设计保护电路,建议PCB 设计时采用如下原则: .视频输出采用视频Buffer 电路设计,将Hi3716M 的视频端口和接 插件端口隔离开。 .保护器件建议紧靠视频输出端口连接器放置。 .保护器件可以考虑使用TVS 管或开关二极管等保护器件。 3.8 PLL功能单元电路设计建议 Hi3716M 的 PLL 功 能 单 元 的 供 电 电 源 和 地 分 为 VDDHV25 、 VDDLV10 、VSS_PLL。建议PCB 设计时采用如下原则: .VDDLV10 为1.0V 的PLL 电源,建议与单板数字1.0V 电源用磁 珠隔开,1.0V 电源电平偏差控制在!5%以内。 .VDDHV25 为2.5V 的PLL 电源,建议通过磁珠与数字2.5V 电源 隔离,2.5V 电源电平偏差控制在!5%以内。 .VSS_PLL 为PLL 电路的参考地,VDDHV25 和VDDLV10 电源 的去藕电容要求以VSS_PLL 为参考地平面,VSS_PLL 地平面与单板数 字地通过单点连接。 1. 3.9 HDMI接口电路设计建议 2. 3.9.1 HDMI接口匹配设计 Hi3716M 集成了1 路HDMI 输出接口。 HDMI 接口各信号匹配设计推荐如表3-10 所示。 表3-10 HDMI 接口各信号匹配设计推荐 信号名称 TMDS_CLK TMDS_DATA 2 层板PCB 设计 直连 直连 4 层板PCB 设计 直连 直连 添加微信公众号:elec666 电子工程师之家 3.9.2 HDMI功能单元电路设计建议 HDMI 接口的时钟和数据为高速差分信号,差分阻抗控制在 100 !15% 。,走线长度建议控制在5inch 以内。HDMI_REXT 对地 接6KΩ!1%精度电阻。 在走线等长处理时,需要首先导入芯片基板上HDMI 各信号走线长度。 HDMI 信号走线长度建议如表3-11 所示。表3-11 HDMI 信号走线长度 建议 管脚序号 W30 W31 Y32 U31 U32 T31 T32 R30 R29 V29 V30 信号名称 HDMI_REXT HDMI_SCL HDMI_SDA HDMI_TX0M HDMI_TX0P HDMI_TX1M HDMI_TX1P HDMI_TX2M HDMI_TX2P HDMI_TXCN HDMI_TXCP 基板走线长度(um) 7921.94 8522.02 8261.99 6988.97 7223.82 7649.77 7704.65 6351.95 6196.57 5801.83 6006.35 基板走线长度(mil) 311.8874016 335.5125984 325.2751969 275.1562992 284.4023622 301.1720472 303.3326772 250.0767717 243.9594488 228.4185039 236.4704724 设计时注意如下事项: .HDMI 四对差分线总的长度尽量短;差分线对内对间都要等长, 对内最好控制在10mil 以内,对间控制在20mil 以内。 .四对差分线严格控制100Ω 阻抗。 .四对差分线尽量不换层,不打过孔,走在TOP 层。 .确保四对差分线不跨越地和电源分割,其下方有完整的回流平面。 .四对差分线之间尽量远离,最好能做包地处理。 添加微信公众号:elec666 电子工程师之家 .弯度控制,避免突然弯转,绝对不能出现90 度弯曲或T 型走线。 .过孔接地穿引,如果HDMI 走线中出现了过孔,建议接地穿引(在 靠近信号过孔增加一个接地孔,可以保持回流路径均匀连续)。 .HDMI 保护电路建议采用低容值TVS 管,C<1pF。 1. 3.10 QAM功能单元电路设计建议 2. 3.10.1 QAM接口匹配设计 Hi3716M 集成了1 路DVB-C 的QAM 接口。QAM 接口各信号匹配设 计推荐如表3-12 所示。 表3-12 QAM 接口各信号匹配设计推荐 信号名称 QAMAD_VINPI/ QAMAD_VINNI QAM_SDA/ QAM_SCL 2 层板PCB 设计 4 层板PCB 设计 交流耦合,在TUNER 端串接 交流耦合,在TUNER 端串 33Ω 电阻和0.1uF 电容 接33Ω 电阻和0.1uF 电容 在Hi3716M 处串接33Ω 电 阻,在TUNER 处通过4.7kΩ 电阻上拉 在Hi3716M 处串接33Ω 电 阻,在TUNER 处通过4.7kΩ 电阻上拉 3.10.2 QAM功能单元电路设计建议 设计时注意如下事项: .中频信号QAMAD_VINPI/QAMAD_VINNI 按差分线的方式走 线,阻抗无严格要求,走线长度越短越好,建议控制在3inch 以内。建 议中频信号包地处理。 .QAM_AGC 是Hi3716M 芯片输出的PWM 信号,需要外加滤波电 路得到直流电平送给TUNER 使用;滤波电路的元器件位置需要靠近 Hi3716M ,远离TUNER。 3.10.3 QAM功能单元供电电源设计建议 QAM 功能单元的供电电源和地分为AVDD25_QAM 、AVDD10_QAM 添加微信公众号:elec666 电子工程师之家 和AVSS_QAM 。建议PCB 设计时采用如下原则: .AVDD25_QAM 是模拟2.5V 电源,建议通过磁珠隔离,滤波参考 平面为AVSS_QAM ,电源偏差尽量控制在!5%以内。 .AVDD10_QAM 是数字1.0V 电源,建议通过磁珠隔离,滤波参考 平面为AVSS_QAM ,电源偏差尽量控制在!5%以内。 .AVSS_QAM 和VSS 合为一个完整的地,AVDD25_QAM 和 AVDD10_QAM 滤波电容的位置放在QAM 区域靠近芯片管脚处。 .TUNER 的5V 供电必须通过LC 滤波,且滤波电容值不小于 470uF 。 1. 3.11 其它 2. 3.11.1 PCB信号完整性仿真设计建议 PCB 设计人员可以使用板级仿真工具,根据Hi3716M 接口IBIS 模型、 对接器件IBIS 模型、传输线模型以及板上拓扑结构完成信号完整性仿 真分析。通过对仿真结果的分析,不断调整拓扑结构,以达到所需的信 号质量要求,包括过冲、下冲、振铃、单调性等。 3.11.2 其它PCB 设计注意事项 时钟信号如果带多个负载,无论频率高低,都需要特别注意其信号质量, 应保证信号边沿单调。

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