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LDO设计总结

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  • 日期: 2015-08-26
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标签: LDOcapless

LDO设计综合讨论,非常全面的内容,包括所有capless设计种类,实用的教程

LDO 设计小结 该文档主要记载自 2010 年 12 月至今(2011 年 1 月)的一些工作,主要是关于 LDO 方面的。虽然没有做出符合设计指标的东西,但学到了很多有关 LDO 的基本知识,也 做了一些尝试,算是有了一些设计心得,在这篇文档里整理一下。 一.LDO 基本知识 1.LDO 的定义 LDO 是 low drop-out regulator 的简称,即低压差稳压器,是一种线性电压稳压器, 属于电源管理类的一种产品。其基本功能是在一定输入电压变化范围和负载变化范围内 保证稳定的输出电压,同时具有较高的稳定性(由于电路构成反馈环路),较好的瞬态 响应过程(因为输出电压的抖动会影响负载电路的性能,尤其是 Analog&RF 电路),优 良的噪声性能及电源抑制比等。LDO 的典型结构框图如下: Pass Element Vref 图中 pass element 即前文提到的可变电阻,可以用 bipolar 或 CMOS 晶体管来实 现,早期的 LDO 都是利用 bipolar 管作为 pass element,现在正在被 CMOS 管所取代。 PMOS 和 NMOS 晶体管都可以用来做 pass element,两者的性能差异比较大,这在后 文会详细介绍。pass element 加上取样电阻网络(即图中的分压串联电阻)以及误差放 大器(error amplifier)构成了负反馈环路,用来稳定输出电压。这里需要注意的是运放 的极性一定不能接反,否则无法实现稳压的功能。具有要求就是使环路为负反馈,这需 要结合 pass element 的选取(NMOS 还是 PMOS)来确定。另外,LDO 还需要一个稳 定的基准电压,即图中的 Vref,该电压通常由 bandgap 电路产生。在工业应用中,LDO 电路还应包括过流保护及过热保护等电路。 最近几年 LDO 的研究非常热,原因是 LDO 大量地应用于手持式设备等电池供电的 场合。这也对 LDO 的设计提出了更高的要求,包括极低的静态功耗和较高的转换效率 (从而提高电池的使用寿命),低电源电压的工作环境等。 2.相关指标定义 这里给出 LDO 的典型指标定义,包括线路及负载调整率,drop-out 电压,输出电 压抖动,电流效率,输出噪声,电源抑制比等。 2.1 线路及负载调整率 线路调整率即输出电压随输入电压的变化情况,而负载调整率指输出电压随负载电 流的变化情况,这两个指标都对应电路的稳态响应。具体公式如下: Line regulation = VO Load regulation = VO  VI  IO 通常情况下,输出电压随输入电压的降低及负载电流的增大而降低。在实际仿真中 发现,要想提高线路及负载调整率,较为直接的方法是提高环路增益。 2.2 drop-out 电压 drop-out 电压表征了使输出电压稳定的最小输入电压,其大小即为此时输入输出之 间的电压差。显然,减小 drop-out 电压可以提高 LDO 的电流效率。下面分析两种典型 电路的 drop-out 电压,即 pass element 分别用 PMOS 和 NMOS 的情况,如下图所示: Vref Vref 上图左边的电路利用 PMOS 作为 pass element,显然 drop-out 电压即为 PMOS 管的饱和压降 Vdsat,大约为 200mv 左右。而对于右边的电路,由于采用 NMOS 管作 为 pass element,drop-out 电压受到了误差放大器输出电压的限制(误差放大器的输出 电 压 最 大 只 能达 到 其电 源 电 压 , 即 LDO 的 输 入 电 压 ), 大 小为 NMOS 的 Vgs (Vdsat+Vth)。虽然利用 NMOS 管作为 pass element 的 drop-out 电压比 PMOS 大, 但其某些性能比 PMOS 好,例如 PSRR(后文会详细介绍)。并且,利用一些特殊的电 路技术可以使 NMOS 管作为 pass element 的 drop-out 电压与 PMOS 相同。比如,可 以额外引入 charge pump 电路来产生误差放大器的电源电压(该电压高于 LDO 的输入 电压),从而降低对 LDO 输入电压的要求。 2.3 输出电压抖动 该指标描述了 LDO 的瞬态响应特性,具体表达式如下: Vtr- max  Ioutmax Cout t1  Vesr 其中 Iout-max 表示 LDO 的最大输出电流,Cout 表示电路的输出电容(包括片内寄生 电容,外接旁路电容及负载电容等), Vesr 表示输出电容的 ESR 带来的电压抖动, t1 与电路的闭环带宽及内部转换速率(与 pass element 的寄生电容相关)有关,具体表 达式如下: t1  1 BWcl  tsr  1 BWcl  Cpar V Isr 由上面两个表达式可以看出,要降低输出电压抖动,主要办法是提高 LDO 的闭环 带宽,减小 pass element 的寄生电容,同时增大对该寄生电容的驱动能力。(Iout-max, Cout 和 Vesr 等指标通常是给定的) 2.4 电流效率 该指标反映了 LDO 给负载提供输出电流的效率,其表达式如下: Ieff  Iout- max Iout- max  Iq 由于 Iout-max 通常是设计指标给定的,所以提高 Ieff 的唯一方法就是降低 LDO 的静态 电流 Iq。 2.5 输出噪声 该指标反映了 LDO 的噪声特性,这里做一点简单的分析,一个典型 LDO 的噪声源 如下图所示: V2 n,out Vref V2 n,op V2 n,R1 R1 V2 n,bg V2 n,R2 R2 电路的输出噪声主要有三个来源,bandgap 的输出噪声,误差放大器的等效输入噪 声及分压电阻 R1 和 R2 的噪声,将它们都等效到输出端,经过简单的化简后,可以得到 下面的表达式: 2   V 2 n,out  V2 n,op  V2 n,bg  1  R1 R2     V2 n,R1  1  R1 R2    (注意,在推导时,Vn2,op 和Vn2,bg 需要乘以电路的闭环增益,近似为环路反馈系数的 倒数。将 R1 和 R2 的噪声折算到输出时利用电流噪声进行推导) 从上式可以看出,电路的输出噪声主要与 bandgap 的输出噪声,误差放大器的等 效输入噪声,电阻 R1 的输出噪声及分压电阻的比例有关。由此可以得到下面几个结论: (1)若参考电压不变,则 R1 和 R2 的比例越小,噪声性能越好。即 LDO 的稳定输出电压 越低,噪声越好。另外,在条件允许的情况下,提高参考电压的大小可以减小电路的噪 声。 (2)bandgap 及误差放大器的噪声对电路总的噪声影响较大,是电路设计中可以重点优 化的对象。其中 bandgap 的噪声优化主要有两种方式,第一种方法是直接在 bandgap 的输出端加 RC 滤波,这种方法只有当 RC 较大时效果比较明显,所以需要占用很大的 电路面积。第二种方法是从电路结构和参数上对噪声进行优化,这需要消耗很大的电路 功耗。而误差放大器的噪声优化一般也需要消耗电路功耗。 (3)减小 R1 也可以降低电路的噪声,但代价是增大了 LDO 的静态工作电流。 (4)在仿真中发现,要想设计低噪声的 LDO,主要代价就是电路功耗,所以设计瓶颈在 于如何在给定的功耗约束下完成噪声的优化。 2.6 电源抑制比 该指标反映了 LDO 的输出电压对电源电压的扰动的抑制能力,在这里的定义如下: PSR  Vout Vdd 我们先来考虑 DC 情况下的 PSR,从电源到输出有两条通路,如下图所示: Vdd Vout Vref Aop Vg R1 R2 图中红色的两条虚线表示了从电源到输出的两条通路,一条是从电源经过 pass element 直接到输出,另一条是输出经过由电阻分压网络,误差放大器和 pass element 构成的反馈环路后回到输出。由此可以得到如下关系式: Vout  AddVdd  (AopgmRout )Vout 其 中 Add 是 电 源 经 过 pass element 直 接 到 输 出 的 小 信 号 增 益 , 在 这 里 有 Add  gmRout ,β 表示反馈系数,其大小为 R2/(R1+R2),gm 和 Rout 分别是 PMOS 的跨导 和电路的等效输出阻抗。将 Add 的表达式代入上式,化简可得 PSR  Vout  Add 1 Vdd 1 AopgmRout Aop 由上式可以看出,如果只采用简单的 LDO 结构(即上图所示的结构),提高 PSR 的方法只有两个,一是增大误差放大器的开环增益,二是提高环路的反馈系数。对于第 二种方法,可以理解为随着输出电压的增大(参考电压保持不变),PSR 越差。 上面的表达式是一种理想情况,即电源仅通过 pass element 影响输出,实际上电 源还会通过运放影响输出,需要考虑电源到运放输出端的小信号增益 Ap,此时对 PMOS 进行小信号分析,可得 (Vdd Vg )gmpRout  (Vdd Vout ) 化简,得 1 gmpRout  Vout Vdd  Vg Vdd gmpRout  Add  ApgmpRout 即 Add  gmpRout (1 Ap )  1 将该式代入前面 PSR 的表达式,可得 PSR  Vout  gmpRout (1 Ap )  1  1  1 Ap Vdd 1 AopgmRout AopgmRout Aop 从上式可以看出,提高 PSR 的另一个方法是让 Ap=1,具体做法可以参考 05 年 CICC 的文章《A Low Noise, High Power Supply Rejection Low Dropout Regulator for Wireless System-on-Chip》。 二.尝试的几种结构 在进行 LDO 设计时,最重要的也是最先需要考虑的是稳定性,因为这是 LDO 正常 工作的前提。如果不能保证环路具备足够的相位裕度,很容易在输出引起震荡。并且这 种稳定性需要在整个负载变化范围内均得到保证,因为实际应用中 LDO 的负载电流是 在不断变化的。 在传统的 LDO 设计中,通常会在片外的输出端接一个大电容(一般在 uF 这个量级), 这个电容通常有两个作用,其一是在输出端形成一个很大的主极点,通过该主极点降低 环路的带宽,从而保证环路的稳定性。其二是降低输出电压的瞬态抖动,这从前面给出 的输出电压瞬态变化的表达式中可以看出。 尽管有外接电容,LDO 环路的稳定性仍然很难保证,尤其是在驱动电流范围较大 (100mA 以上)时,输出极点,环路增益及带宽都强烈依赖于负载的变化。因此在早 期的 LDO 设计中,通常会引入外接电容的 ESR 构成的零点来对相位裕度进行补偿。这 也就是为什么早期的 LDO 芯片数据手册中都会给出 ESR 的安全范围。正因为这种 LDO 对外接电容的 ESR 有很高的要求,所以后来的 LDO 设计中逐渐抛弃了这种做法,而是 采用一些高级的电路技术对环路进行补偿,例如极点分离技术,零极点抵消技术等。 再后来,很多人开始研究无需外接电容的 LDO,这一领域的兴起主要基于以下两 点原因: (1)考虑到现代集成电路的发展方向是 soc(system on chip),省掉 LDO 片外的大电容 是很有必要的。 (2)很多应用场合下,负载电路的电流消耗并不大(<20mA),这种情况下即使没有片外 的大电容,也可以保证 LDO 的瞬态性能。 对于没有外接电容的 LDO,其补偿方式通常是在环路内部产生主极点,同时结合 其它补偿技术来完成。 1.BIA + Cascode 补偿结构 该结构参考的是 07 年的 JSSC《A Transient-Enhanced Low-Quiescent Current Low-Dropout Regulator With Buffer Impedence Attenuation》。BIA 是 Buffer Impedence Attenuation 的简称。这种结构的基本思想如下图所示: Vref N1 N2 Buffer 在误差放大器的输出与 PMOS 的栅极之间插入一级 buffer,目的是降低 N2 节点的 阻抗,从而将该点的寄生极点拉远。在进行电路设计时需要注意两点,一是不能引入新 的极点(这里指位于 3GBW 以内的极点),否则无法起到改善相位裕度的作用,这就要 求 N1 节点处的寄生电容不能太大;二是要保证 N2 节点的阻抗足够低,因为通常情况下 环路带宽随负载电流的的增大而增大,相应地也就需要 N2 节点的极点更远。为满足这 两个条件,最终的电路结构如下图所示: 整个电路包括三部分:Error Amplifier,Impedance Attenuated Buffer 和 Power Stage。误差放大器采用 folded cascade 结构,有源负载可以选择是否接成 cascode 结 构,本文为了降低 N1 的输出阻抗(从而拉远 N1 的极点),没有采用 cascode 结构,相 应的环路增益也会比较低。如果为了增大环路增益,同时对 N1 处的极点要求不高,可 以采用 cascode 结构。 Buffer 这一级采用了动态电流偏置的方法来减小输出阻抗,当 Mp 的驱动电流较大 时,Mp 的栅极电压随之降低,流过 M24 和 M25 的电流相应增大,其中 M24 由于采用 二极管连接,输出阻抗随电流增大而减小,M25 的电流会通过镜像使源跟随器 M21 的 电流增大,从而进一步降低了输出阻抗。而当 Mp 的驱动电流较小时,由于 Mp 的栅极 电压很高,M24 和 M25 基本处于关断状态,N2 节点的阻抗较高,不过由于此时环路带 宽很低,不会对环路稳定性产生很大影响。这种 buffer 的主要优点在于对电流的利用效 率很高,不会增加 LDO 的静态功耗。 文中采用的工艺是双阱工艺,因此 Q20 可以采用 NPN 管,相应地在电路设计中需 要满足 I22>I21(因为 Q20 的基极需要偏置电流)。对于单阱工艺,可以用 NMOS 代替 Q20,一样可以实现电路功能。 关于稳定性的详细分析可以参见原文,这里只做粗略的分析。电路采用的是 current buffer 补偿方法,该方法的基本原理是通过 Cc 及 M3 管构成的电流 buffer 来实现极点 分离,目标是 N1 处的极点和输出极点(这里发现了一个小规律,用于极点分离的补偿 电容一定是接在相位相反的两个节点之间)。 先看两个极端情况:当驱动电流为 0 时,环路的传递函数包含两个极点,其中主极 点为 fd  1 2CLRout ,次级点为 fnd  1 2C1Ro1 。显然,此时极点分离技术不起作用,电路 的主极点是 LDO 的输出极点,次级点是第一级运放的输出极点,只要两者差异足够大, 就可以保证环路的稳定性。当驱动电流远大于 0 时,环路的传递函数也只包含两个极点, 其中主极点为 fd  1 2gmpRoutCCRo1 ,次级点为 fnd  gmpCC 2CLC1 。此时的极点分离技术起到 了很大的效果,使第一级的输出极点变成了主极点,LDO 的输出变成了非主极点,被 拉到了很远的位置。 经过上面简单的分析,可以发现这种电路结构的补偿效果是非常好的,并且代价非 常小,仅利用一个很小的电容 Cc(几个 pF 左右)就可以使环路在整个负载变化范围内 保持稳定性。 这个电路虽然结构简单,补偿效果好,但也有需要注意的问题。文中的化简都是 近似结果,实际的传递函数中有一个左半平面的零点(在公式化简时被近似约去了), 其表达式为 fz   gm3 2CC ,如果 Cc 取得较大,由于该零点的影响,会在相频曲线上引入 一个非常大的跳变,虽然跳变发生在离 GBW 很远的地方(在进行 ac 仿真时相位裕度 是没有问题的),但进行瞬态仿真(负载变化)时会出现持续的震荡现象。为了解决这 个问题,较好的做法是适当地增大 gm3,从而消除该零点的影响。但这样做会恶化误差 放大器的噪声性能,同时还会增加电路的功耗,在电路设计时需要进行权衡。 2.push-pull + Q-reduction 该 方 法 参 考 的 是 07 年 的 JSSC 《 A Low-Dropout Regulator for SoC With Q-Reduction》,其特点是无需外接电容,环路带宽在负载变化范围内基本不变。其补偿 方式结合了极点分离技术和 LHP 零点产生技术。由于没有仔细研究这篇文章,因此仿 真时效果很不好。 3.push-pull + buffer + current cancellation 该方法据李哥所说是很多公司的 LDO 芯片的通用做法,特点环路增益可以做得很 高,相应的 PSR 也就容易做高,但设计瓶颈是如何把稳定性做好。这一部分等设计完 成后再来补充吧。
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