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candence16.6学习笔记

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标    签:于争cadencecandence16.6笔记

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文档简介

看了于争博士的cadence视频教程,使用的candence版本是16.6-2015,教程中的部分操作在16.6中存在出入,边看教程边将各功能与16.6版本对应起来,并将部分内容记录了下来,希望对学习cadence的同学有用吧,,,

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/** ******************************************* * @file cadence学习笔记 * @author tianbaohuang * @version V1.0.0 * @date 1-Dec-2017 * @brief 于争 博士 cadence视频教程配套笔记, * 基于candence16.6-2015版本 ******************************************* */ 可能会遇到的问题,写在前面 (1)在使用PCBM LP Viewer V2009设置参数后点击OK出现警告问题 弹出的警告窗口信息:"Calculator is not enabled in shareware viewer" 网上给出的答案是:该本版为免费版,无法使用该功能 解决方法:若只是使用PCBM LP Viewer获取焊盘的设计尺寸,那么就没必要点击OK,设置完参数直接回车!直接回车!直接回车!重要的事说三遍!这样就能正常使用了,stm32的封装及晶振的封装我就是采用这种方式做的 (2)在约束管理器中设置T型或等长拓扑,右键打开的sigXplorer->set->发现里面啥也没有~~file中也没有update constraint manager选项,在win10 64中出现的问题,搜索各种相关关键词就是没找到解决方法~~ 解决途径:可能是软件兼容性问题,在win10 64上遇到的这个问题,最后没办法了,在win7 32位上重新装了一个,发现问题解决了~~ (3)无法设置约束规则问题 问题描述:拉了几条线,想再设置个规则,发现在约束管理器中右键无法选择新建规则了,,, 原因:cadence的约束规则需要在布线前设置,测试了下,布线田间下,就无法新建规则,把布的线全删后即可正常创建规则了,,, (4)这个一个问题一般不会碰到,只是没激活windows,捣鼓了接近一天~也写上吧 windows系统未激活的条件下,cadence部分功能可能无法正常使用,例如pcb中无法防止PCB元件封装,自建库及软件自带库均无预览显示 具体的可以参阅我这两个帖子 :http://bbs.eeworld.com.cn/thread-568893-1-1.html :http://bbs.eeworld.com.cn/thread-568128-1-1.html 第1讲 课程介绍,学习方法,了解CADENCE软件 教程内容: 利用那个OrCAD Capture CIS进行原理图设计 利用Cadence PCB Editor进行PCB布局布线 光绘文件(Artwork)制作,如何生成Gerber文件 收获: 能自己开发出一块DSP学习板 学会用Cadence软件进行原理图设计 学会Cadence软件进行PCB设计 dsn:原理图数据库文件 放大缩小:i/o,鼠标滚轮,菜单, 上下滚动:滚动条,pageup/pagedown, 左右:Ctrl+pageup/pagedown 第2讲 创建工程,创建元件库(cadence的原理图与元件库是独立的) option->design template,设置工程模板配置 file->new project->choose location->ok 修改原理图名称,原理图背景颜色 新建元件库:file->new libraly 新建元件 放置引脚、引脚阵列 选中多个引脚->右键->edit->修改多个引脚参数 option->part properties->设置引脚名称及编号是否显示 view->package->查看分为多个部分的元件封装 option->preference->grid->pointersnap to grid->设置栅格点识别 第3讲 分裂元件的制作方法 1、homogeneous 和 heterogeneous 区别 2、创建homogeneous类型元件 3、创建heterogeneous类型元件 homogeneous:多个部分组成一样(例如运放),只需画出其中一部分,软件自动补充其它部分元件原理图。 heterogeneous:多个部分组成不同,各部分需要手工绘制 第4讲 正确使用heterogeneous类型的元件 1、可能出现的错误 对原理图元件进行编号时,无法正常对多个分裂元件进行编号 2、出现错误的原因 软件无法正确关联多个分裂元件的各部分之间的对应关系。 3、正确的处理方法 1)在元件库中对分裂元件添加package属性,然后在原理图中将属于同一元件的多个分裂部分的package属性设置为相同的值。 2)在annotate中修改physical packaging,修改为[Value][Source Package][package] 第5讲 加入元件库,放置元件 1、如何在原理图中加入元件库 add libraly 2、如何删除元件库 remove libraly 3、如何在元件库中搜索元件 part窗口中/part search 4、放置元件 place 5、放置电源和地 power/gnd 第6讲 同一个页面内建立电气互连 1、放置wire,90度转角,任意转角 wire终点若悬空需双击 按住shift键再拉线可按任意转角布线 2、wire的连接方式 连接点 3、十字交叉wire加入连接点方法,删除连接点方法 具有连接点才具有电气连接属性,十字花添加电气连接可通过右侧工具窗口放置连接点,重复放置可去除连接点 4、放置net alias方法 工具栏/快捷键 5、没有任何电气连接管脚处理方法 place no connect(X) 6、建立电气连接的注意事项 optionss->preferences -> wire drag/Miscellaneous -> allow component move with connectivity changes(不要勾选) 勾选上:元件之间可以直接相连(不需要wire) 不勾选:元件之间必须要通过wire相连 不勾选的原因:虽然元件之间之间相连也能正确建立电气连接,但是在后期back annotate过程可能出现错误! (back annotate:PCB布局完成后会对元件重新进行编号,通过back annotate将PCB中的编号同步至原理图) 第7讲 总线的使用方法 1、放置总线 2、放置任意转角的总线 3、总线命名规则 baseName[1..6] 4、把信号连接到总线 5、重复放置与总线连接的信号线 快捷键f4/ctrl+鼠标拖拉 6、总线使用中的注意事项 总线与总线之间互产生电气连接,总线与导线直接相连(未命名)无效 7、在不同页面之间建立电气连接 off-Page Connector 第8讲 browse命令的使用技巧 1、浏览所有parts,使用技巧 .dsn->edit->browse->parts 2、浏览所有nets,使用技巧 .dsn->edit->browse->nets 3、浏览所有offpage connector,使用技巧 4、浏览所有DRC makers,使用技巧 dsn -> edit -> find 电源,可采用find->flat net,将会将所有相连的导线高亮 第9讲 搜索操作使用技巧 1、搜索特定part 2、搜索特定net 3、搜索特定power 4、搜索特定flat nets edit->find->,,, 第10讲 元件的替换与更新 1、replace cache用法 2、update cache用法 在Design Cache中选择需要替换/更新的元件封装->右键->,,, 3、replace cache与pdate cache区别 带入footprint封装,必须使用replace,action勾选replace选项 第11讲 对原理图中对象的基本操作 1、对象的选择 2、对象的移动 3、对象的旋转 4、对象的镜像翻转 alt+拖动,可切断电气连接 旋转:选中-> r,电气连接将被切断 镜像:选中-> edit -> mirror -> 选择需要镜像的对象 5、对象的拷贝、粘贴、删除 类似Windows操作 第12讲 1、修改元件的VALUE及索引编号方法 双击文本即可 2、属性值位置调整 拖拽 3、放置文本 文本换行:在文本框中通过Ctrl+enter组合键实现文本换行 4、文本的移动、旋转、拷贝、粘贴、删除 5、编辑文字的大小、字体、颜色 6、放置图形 第13讲 如何添加footprint属性 1、在原理图中修改单个元件封装信息 选中元件->edit properties->pcb footprint 2、在元件库中修改封装信息,更新到原理图 3、批量修改元件封装信息 两种方法:(1) 直接针对元件修改--框选/ctrl+选择,(2)在property editor中选择元件修改--整个工程/一页 4 检查元件封装信息是否遗漏的快速方法 在property editor中查看 第14讲 生成网表 1、生成netlist前的准备工作 检查 -> 取消编号 -> 重新编号 -> DRC tool->annotate->action(unconditional reference update)-Reset/Unconditional -> 进行DRC检查 -> tools -> drc -> electrical rules - (check SDTcompatibility不选) 2、生成netlist方法 tools -> create logic -> 默认配置 -> 生成netlist 第15讲 后处理 1、生成元件清单 1)reports -> cis bill of materials -> 选取需要输出的属性 2)tools -> bill of materials (按组分类) 2、打印原理图 1)选中原理图 -> 右键schematic page properties -> printe设置是否打印指定信息 2)打印选项中选择scale to paper size,否则可能会出现大小偏差 第16讲 高速电路设计流程,本教程使用的简化流程 原则:设计即正确 流程:原理图逻辑功能设计->生成netlist->PCB板数据准备、板框、层叠、电源、地->导入 netlist->关键器件预布局->布线前仿真、解空间分析、约束设计SI仿真、PI仿真、设计调整->约束驱动布局、手工布局->约束驱动布线,自动布线 手工拉线,可能需要调整层叠设计->布线后仿真->修改设计->布线后验证->设计输出、PCB板加工->PCB功能调试、性能测试 好的电路板是设计出来的,不是仿出来的! 如何看待经验: 1、电路设计是充满直觉的过程。直觉来源于以往的设计经验。 2、不要盲从已有的经验。经验有正确的也有错误的。 3、一个根本的出发点:用怀疑的眼光看待已有的经验。 4、对正确的经验:什么情况下是正确的?为什么能解决问题?机理是什么? 5、错误的经验:为什么错误?会产生哪些问题?背后的原理是什么? 两个例子: 0.1uF电容去耦 电容去耦的原理是?容值足够吗?放电容的出发点是? 端接电阻:33欧姆 信号完整性问题,设计到信号反射,信号为什么会产生反射,信号反射会产生哪些问题?为什么一定要用33欧姆电阻,有什么根据?参考设计适用,在我这还适用吗?这里有涉及到阻抗问题,阻抗与线宽有关,电路板层叠有关,电路板的板材有关,与介电常数有关,,,可能用22/27欧姆,可能在信号初始端,可能在信号末端,产生的效果不同。 如何快速积累经验: 学习SI、PI、EMC设计的基本原理 向高手学,而不是向老手学。高手和老手不是一个概念。 仔细分析学到的经验做法,对吗?什么时候对,什么时候不对? 设计中仿真,得到一个预期的性能目标。仿真不能解决一切问题,但是仿真能够帮助我们快速积累正确的经验。 后期测试,对比仿真结果。哪些问题达到了预期结果,哪些问题没达到预期结果。为什么是这样的结果?还有什么没考虑到?分析背后的机理,总结经验。 简化流程: 建零件库(焊盘、零件封装) 创建电路板(机械结构,尺寸,层叠结构预定义) 导入网表 设定电气规则(线宽、线距、其他规则) 布局、布线 布线后调整(零件编号、丝印、DRC) 设计输出(gerber文件,drill文件,图纸) 第17讲 Allegro常用软件模块介绍,各个软件模块之间的关系 Allegro PCB Editor:PCB Padstack Designer:焊盘 DBDoctor:数据库检查工具 Allegro Constraint Manager:约束管理器 Allegro PCB Router:自动布线工具 Allegro PCB SI:电路板信号完整新繁镇工具,反射、串扰等噪声分析。 Allegro PCB PI:电源完整性仿真工具。不能仿真电源平面分割情况,可以用其他工具替代。 第18讲 Allegro PCB Editor 软件操作界面介绍 view -> customize toolbar -> 第19讲 allegro中两个重要的概念:class和subclass是什么。 1)类与子类,相当于音乐与流行音乐之间的关系 2)几何结构(board geomatry) 第20讲 1. Allegro零件库封装制作的流程步骤。 2. 规则形状的smd焊盘制作方法。 3. 表贴元件封装制作方法。 4. 0805贴片电容的封装制作实例。 IPC7351标准,借助IP calulate软件设计PCB封装 (1)创建焊盘,pad designer(type-single, internal layers-optional,units-millimeter 4) BEGIN LAYER:焊盘实体所在的位置 soldermask:阻焊层 pastemask:加焊层 res0805为例:(rectangle:width,height) 1.15,1.45 1.25,1.55(SOLDERMASK一般比BEGIN LAYER大0.1毫米) 1.15,1.45(PASTERMASK与BEGIN LAYER一致) 焊盘命名规则:形状+长宽 rectx1_15y1_45 (2)创建封装,pcb editor (file-new-package symble) 放置焊盘:setup-drawing size-millimeter-other 4-x/y设置为元件长宽两倍左右 grid-0.0254(1mil) option(connect,padstack(选择自己新建的焊盘),x/y轴坐标数量) 绘制装配外框:Package Geometry-assembly_top(装配外框)--比焊盘宽0.5mili左右(两边各0.25) 丝印层外框:Package Geometry-silkscreen_top--距离焊盘0.2milimeter左右 元件区域划分:Package Geometry-place_bound_top--按照IPC calulate中的V1,V2设置 备注信息:layout-ref des-assembly_top(中心)&silkscreen_top(第一个引脚边上) (3)产生的文件: psm文件:封装(无法直接打开进行编辑) dra文件:用于编辑封装 第21讲 1. BGA272封装制作 TI DSP6713 2. 如何设置引脚名称,如何修改引脚布局 第22讲 如何创建自定义形状焊盘 第23讲 SOIC类型封装制作 shape - merge :融合 第24讲 PQFP类型封装制作,学习引脚的旋转方法 rotation 第25讲 包含通孔类引脚的零件制作,零件制作向导的使用 1毫米 = 40mil 第26讲 包含非电气引脚的零件制作方法 放置时选择机械选项(无电气特性),mechanism 第27讲 如何创建电路板 pcb editor->file-new-board-选择路径 设置图纸尺寸:setup-design parameter-design(mils,other,2),左下角坐标,长宽 设置板框:add->line->board geomatry-outline 倒圆角:manufacture-fillet-radius(80mil(2milimeter))-点击俩相关边框即可倒角 设置允许布线区域:setup-area-route keepin(与板框相距100mil左右) 设置允许摆件区域:setup-area-package keepin(一般与布线区域重合) 可采用edit->z-copy->pakage keepin-constract(收缩),0 第28讲 设置层迭结构,创建电源层地层平面 设置层叠结构:setup-cross section 内电层铺铜:z-copy->find(shape),etch gnd, create dynamic shape 第29讲 导入网表,栅格点设置,DRAWING OPTION设置 file->import->logic-disign entry cis-import directory(原理图目录下的allegro) setup->grid-两套grid(电气层/非电气层)-摆件时采用的是非电气层grid display->status-未摆放元件信息、未布线网络信息、孤岛shape信息、未定义shape信息、未赋予网络名称的shape信息、需要批量处理的shape信息、、、 setup-design parameter-display,(connect line endcps-平滑导线拐角) 第30讲 手工摆放零件 place-manually 摆放镜像: 选中->右键/option->mirror 选中->edit->mirror setup->design parameter->design-勾选mirror 旋转:右键,旋转角度由option中配置, 元件默认方向:setup->design parameter-design-angle 第31讲 使用原理图进行交互式摆放 1)打开对应原理图->option->preferences->勾选intertool communication 2)打开PCB->place->placement->使其处于place命令激活状态下 3)按照功能单元框选->右键(pcb editor select)->移动光标到PCB界面,此时即可将元件拖拽至PCB中 第32讲 按原理图页面进行摆放 属性传递问题 1)打开对应原理图工程-选择指定原理图->edit->browse->parts->选中所有元件->edit->new->PAGE(1) 2)激活PAGE属性:tool->create netlist->setup->edit(在配置文件中添加一行PAGE=YES) 3)勾选Create or Update PCB Editor Board -> 勾选Allow User Defined Prop->创建网表 4)pcb editor -> file -> import logic -> 勾选Create user-defined porperties -> import cadence 5)place -> quikplace -> 选择 Place by property/value -> 选择参数 第33讲 使用Allegro PCB Editor按room进行摆放 1)已经导入网表->edit->properties->find by name(comp(or pin) name)->more->选中一个room中的元件,-> apply -> 选择room -> 赋值(例如power3v3)->apply 2)setup->outlines->room outlines->create powere3v3 top draw rectangle -> 拉出一个框 3)place -> quikplace -> 选择 Place by room -> 选择参数 第34讲 使用OrCAD Capture CIS按room进行摆放 1)打开原理图->选中需要放入同一个room中的元件->右键(property)->cadenceAlegro属性->设置room值->切换回current property->room属性已经设置成功 2)tool->create netlist默认设置即可 3)PCB中重新导入网表 4)创建room 5)按照room进行放置 第35讲 快速布局,摆放过程中如何自动定位找到零件 1)已经导入网表->place->quikplace->选择place all components->将所有元件全部摆好 2)edit->move->find by name(symbol)->输入名称->摆放对应元件 第36讲 PCB布局基本知识简单介绍 慢速器件产生的干扰小,高速器件产生的干扰大 管脚去耦、平面去耦 电容具有去耦半径!越小的电容越要靠近芯片管脚! 端接电阻(源端/末端),依据功能选择摆放位置,摆放位置距离源端/末端越近越好! 第37讲 约束规则设置对话框简介,各部分关系 setup->constraints-> 第38讲 约束规则设置方法 setup->constraints->space(pin-pin:6mil) physical(neck:颈状线), 1)添加新规则:setup->constraints->physical(width) 2)setup->constraints->physical(width)->net->all layer -> 选择约束条件 第39讲 线宽线距规则设置示例 1)创建线宽约束: 电源线:线宽LW_20mil, 过孔VIA100-50-120 (OSC_CLK,REFIN) 时钟线:线宽LW_12mil, 过孔VIA60-35-95 (CS4272_LRCLK,CS4272_MCLK,CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN) 2)修改指定网络约束条件 3)创建线距约束条件 晶振出来的导线:线距SPACE_20MIL (OSC_CLK,REFIN,REF_OUT,REF4_OUT,REF2_OUT) 4)修改指定网络约束条件 第40讲 区域约束规则设置 对特殊区域设置独立规则(例如DSP_INNER) 1)设置线宽:setup->constraints->physical->region->create region->default 2)设置线距:setup->constraints->->space->region->default shape->rectangle->constraint_region-> 第41讲 1. 设置器件模型,加载模型库,赋予器件模型 2. Constraint manager objects显示设置 3. 创建总线 XNET:将跨过电阻电容的rat作为一个整体 analyze->model browser->set search path->add directory->ok analyze->model assiggment->OK->auto setup 选择需要手工添加模型的器件->find model->删除model name pattern中的内容->在下面找出相应器件的模型并选中->assign->ok setup->contraint manager->physical->net->选中地址总线->create net group->ADDR_BUS/DATA_BUS->OK 第42讲 设置拓扑约束(方法1) display->show rates setup->contraint manager->net->选中ea2->右键select logic->net schedule->选中T型连接点引脚->拖出->右键(insert T)->左键放置T型连接点->选择第二个引脚->返回T型连接点->选择第三个引脚->右键Done setup->contraint manager->electtrical->net->选中ea2->create e CSet->ECSET_ADDR setup->contraint manager->electtrical->e c s->signal integrity->查看是否建立完成 setup->contraint manager->electtrical->net->选中ea3~ea20->右键(constraint set references->ECSET_ADDR->选中不匹配的拓扑->clear setup->contraint manager->electtrical->e c s->signal integrity->右键(sigxplorer) sigxplorer->edit->set topology constraints->template yes -> file -> update 第43讲 设置拓扑约束(方法2) display->show rates->nets setup->contraint manager->electtrical->data_bus->select setup->contraint manager->electtrical->data_bus->sigxplorer sigxplorer->直接修改拓扑->set option->选择总线中可能没有的拓扑元件(拓扑中可选的选件)->edit->constraint->template yes->file->update 第44讲 线长约束设置 setup->contraint manager->electtrical -> net->routing->referenced electrical CSet-addr_bus-sigxplorer sigxplorer->set->constraint->prop delay->from u6.y6 to U7.25,Length,min 2600, max 3600->add->apply->ok file->update data_bus->from u6.y6 to U7.25,Length,min 2000, max 3000->add->apply->ok file->update 第45讲 相对延迟设置(等长设置) setup->contraint manager->electtrical -> net->routing->referenced electrical CSet-data_bus-sigxplorer sigxplorer->set->constraint->rel prop delay->new(DATA_BUS_M1)->from T.1 to U7.2,Local(同一个XNET),None,' ',Length,500->add ->new(DATA_BUS_M1)->from T.1 to U8.2,Global(不同的XNET之间),None,' ',Length,500->add ->new(DATA_BUS_M2)->from U6.1 to U7.2,Local(同一个XNET),None,' ',Length,400->add ->apply->ok file->update 第46讲 差分规则设置 方法1)优先级最高的差分规则设置 1)创建差分对:setup->constraint->net->CS_AOUT_LN,CS_AOUT_LP(create differential pair)->create 2)设置差分规则(约束):routing->differential pair->直接设置值(coupling-8mill~tolerance 0mill),(所能容忍的误差范围:Phase Tolerance-10ns) 3)选择差分线,布线时同时出现 方法2) 1)创建差分对:logic->assign diffential pair 2)设置差分规则(约束):ecset 第47讲 布线准备 1. 布线准备:设置颜色 2. 布线准备:特殊方式显示电源网络的飞线 3. 布线准备:网络的高亮设置 4. 布线准备:DRC标记显示方式 5. 布线准备:布线栅格点设置 6. 布线准备:飞线显示的开关 7. 布线准备:用不同的颜色同时高亮不同的网络 1)设置颜色:stack-up中的颜色,components中的assembly_bottom、assembly_top的refdes,area中的区域约束 2)隐藏电源相关网络飞线:edit->properties->more->选择电源网络(VCC3V3,GND,,,)->ratsnest_schedule(power_and_gnd)->apply 3)实线高亮显示:setup->user preference editor->display->highlight->display_nohilitefont 4)以填充的方式显示DRC:setup->user preference editor->display->visual->dispaly_drcfill 5)修改DRC大小: setup->design parameters->display-DRC marker size 6)高亮不同的网络:display->assign color->option(选择颜色)->find(勾选net)->选择需要高亮的网络 第48讲 BGA零件的自动扇出 route->pcb route->fanout_by_pick->find(comp)->选择元件(右键可以对布线进行设置) edit->delete->删除外圈信号线连线 第49讲 手工布线、控制面板中内容解释 route->connect->option窗口(bubble-抱紧/推挤/,gridless-不必按照栅格点布线) 第50讲 走线 1. 走线:拉线 2. 走线:加过孔,换层 3. 走线:控制线宽 4. 走线:推挤、抱紧 5. 走线:抓焊盘 6. 走线:替换走线 replace etch 7. 走线:自动完成 快走到节点时->右键finish 8. 走线:控制出线方向 右键->toggle 第51讲 群组布线 1)route->connect->框选 2)route->connect->右键(temp group) 拉出时->右键(route spacing-设置线间距等) 右键(Change Control Trace-切换主控制线) 右键(sigle trace mode-单线布线模式) 第52讲 布线时信息显示 1. 布线时显示延迟以及相对延迟信息 setup->user preference->etch/route-connect->allegro_dynam_timing(on) 2. 动态显示走线长度 setup->user preference->etch/route-connect->allegro_etch_length_on 第53讲 差分布线方法 1. 伴随走线 2. 单根走线模式 single,next 3. 添加过孔 via pattern, add via 4. 自动分离与靠拢 route->slide 第54讲 两种高速布线形式 1. 含T形连接点的网络走线方法 slide->Ts with segments(T型连接点移动或固定) 2. 蛇形走线方法 先连线->route->delay tune->长城3/回形格1/锯齿2 转弯,建议3x 圆弧还是转角:对于700/800M的信号有影响,对于100M之类的没什么影响 3. 修线 常用功能: cline:选择整根导线,cline seg:选择部分导线 slide:修线 custom smooth:平滑导线(适当使用) miter by pick:转角 spread between voids:使信号线避开铜皮挖空区域 gloss:批处理命令(初学者慎用) 第55讲 铺铜操作 1. 内电层铺铜 2. 外层铺铜 shape 3. 编辑shape的边界 shape->edit boundary 4. 指定网络 dispaly->element->find-nets->选择铜皮(确认铜皮是否有net)->shape->select shape or void->点击铜皮->右键-assign net->option-设置net 5. 手工void shape->manual void->选择绘制图形->拉出图形->完成挖空 6. 删除孤岛 shape->delete islands->delete all on layer 7. 铺静态铜皮 type-static solid 8. 铜皮的合并(不同网络之间不能合并,静态与动态铜皮之间不能合并) shape->merge shapes->选择需要合并的铜皮 第56讲 电源层分割 1)对不同的电源进行高亮显示(采用find by name选取net) 2)add->line->anti etch-power,40mill->用线将各电源分开 3)edit->split plane->create->选择要分割的层及铜皮类型(电源要用动态)->对高亮显示的区域逐个进行选取net操作 4)display->color->关闭anti etch显示,检查分割情况 不同电源网络的铜皮尽量不要相互覆盖,减少电源耦合 第57讲 后处理:重新编号,back annotate,查看报告,数据库检查等杂散操作。 1)PCB布局完成后,在PCB中对元件重新进行编号 logic->auto rename refdes->rename(more-设置命名方式) 2)打开原理图回注编号:tool->back annotate 3)查看报告:tools->reports/quikreports 查看连接状况:display->status 4)检查动态铜皮状态:tools->reports/quikreports->shape dynamic state setup->design parameters中对铜皮进行更新 5)数据库检查:tools->database check(updata all drc,check shape outlines)->check 第58讲 丝印处理 1)关闭无关显示:display->color->pin,via,autosilk_top/bottom打开 2)生成丝印:manufacture->silkscreen(选择需要在丝印层显示的内容-package geometry,component value/reference designator) 3)修改丝印字体大小:edit->change->find-text->option-line width-8mil 4)采用move摆放丝印信息 5)添加文字信息:add->text->manufacturing-autosilk_top 注意:丝印信息的位置是大致的,不能作为参照! 第59讲 NC DRILL 相关操作 1)设置钻孔文件参数:manufacture->nc->nc parameters(参数文件所在路径,format-整数及小数位数,基本默认就行)->close-产生nc_param.txt文件(工程目录下) 2)产生钻孔文件(仅处理圆形钻孔):manufacture->nc->nc drill(需要注意的配置:layer pair-板子上全部是通孔时使用,by layer-板子上存在微孔--盲孔、埋孔)->drill-> view log-查看 3)处理椭圆型、方形钻孔:manufacture->nc->nc route->route-产生DSPsystem.rou文件(工程目录下) 4)精细设置,暂时不考虑 5)生成钻孔表及钻孔图:display->color->关闭所有->单独打开outline->manufacture->nc->drill legend->ok->放置钻孔表 第60讲 制作光绘文件的方法步骤 manufacture->artwork->底片(注意点:按RS274X格式出底片时一定要勾选Vector based pad behavior,不选焊盘可能会出问题-甜甜圈焊盘) 1)可选操作:添加光绘文件范围~setup->areas->photoplot outline->在PCB板外围绘制一个矩形框 方法1)display->color->关闭所有->选择需要显示的层->将显示部分添加至指定底片中(逐次进行上述操作直至创建所有底片)----manufacture->artwork->Domain Selection-右键add 方法2) 1、display->color->关闭所有->显示outline->创建需要的所有底片->选择底片添加实际所需层 2、manufacture->artwork->Domain Selection-右键add(例如SILKSCREEN_TOP)->film中存在BOARD GEOMETRY/OUTLINE 3、display->color->显示所有SILKSCREEN_TOP中需要显示的信息->apply 4、manufacture->artwork->Domain Selection-SILKSCREEN_TOP右键(match display)->SILKSCREEN_TOP中的内容将与显示内容先匹配 5、重复3-4直到所有底片操作完成 (1)右键film-display->能够显示指定底片内容->添加内容后->右键-match dispaly->可以实现底片的修改 (2)一般电源与GND设置为负片 (3)设置未定义线宽对象的线宽(例如6mil) (4)删除底片采用cut实现 6、create artwork->得到art光绘文件 (1)需要给PCB厂商的文件:art光绘文件,drl钻孔文件,rou-slot、长方形或椭圆形孔文件,art_param光绘参数文件,nc_param钻孔参数文件 底片: TOP: ETCH/TOP PIN/TOP VIA CLASS/TOP BOTTOM: ETCH/BOTTOM PIN/BOTTOM VIA CLASS/BOTTOM GND: ETCH/GND PIN/GND VIA CLASS/GND POWER: ETCH/POWER PIN/POWER VIA CLASS/POWER SILKSCREEN_TOP: PACKAGE GEOMETRY/SILKSCREEN_TOP MANUFACTURING/AUTOSILK_TOP BOARD GEOMETRY/SILKSCREEN_TOP SILKSCREEN_BOTTOM: PACKAGE GEOMETRY/SILKSCREEN_BOTTOM MANUFACTURING/AUTOSILK_BOTTOM BOARD GEOMETRY/SILKSCREEN_BOTTOM SOLDERMASK_TOP: VIA CLASS/SOLDERMASK_TOP PIN/SOLDERMASK_TOP PACKAGE GEOMETRY/SOLDERMASK_TOP BOARD GEOMETRY/SOLDERMASK_TOP SOLDERMASK_BOTTOM: VIA CLASS/SOLDERMASK_BOTTOM PIN/SOLDERMASK_BOTTOM PACKAGE GEOMETRY/SOLDERMASK_BOTTOM BOARD GEOMETRY/SOLDERMASK_BOTTOM PASTEMASK_TOP VIA CLASS/PASTEMASK_TOP PIN/PASTEMASK_TOP PACKAGE GEOMETRY/PASTEMASK_TOP PASTEMASK_BOTTOM VIA CLASS/PASTEMASK_BOTTOM PIN/PASTEMASK_BOTTOM PACKAGE GEOMETRY/PASTEMASK_BOTTOM DRILL MANUFACTURING/NCLEGEND-1-4 BOARD GEOMETRY/OUTLINE OUTLINE BOARD GEOMETRY/OUTLINE

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