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EDA技术实用 第四版 潘松 课后答案

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    EDA技术实用 第四版 潘松 课后答案[1-68章}

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    1-1 EDA ASIC FPGA ? P3~4 1-2 VHDL ? P6 l-3 ? ? ? P5 ? ? ? 1-4 P7~10 EDA 1-5 IP EDA ? ? P11~12 2-1 EDA FPGA/CPLD P13~16 2-2 IP IP ?IP EDA ? IP EDA EDA ? P24~26 ? IP IP IP IP 2-3 ASIC P18~19 2-4 FPGA/CPLD ASIC FPGA/CPLD ASIC ? P16,18 2-5 FPGA/CPLD EDA EDA P19~23 FPGA/CPLD EDA EDA 3-1 OLMC OLMC ? ? P34~36 GAL GAL OLMC ? GAL 3-2 ? P33~34 40 3-3 FPGA 3-4 FPGA FPGA LAB LAB FPGA 3-5 ? P40~41 ? P43~45 ? P47~50 3-6 P58 3-7 PLD ? ? P54~56 PLD PLD PLD PLD ? MAX II CPLD FPGA APEX PLD SRAM MAX II EEPROM FPGA CPLD 5-1 Quartus II VHDL SignalTap II P95~P115 SignalTap II SignalTap II 6-1 ? ?P150~151 6-2 ? VHDL ? VHDL ? ?P152 VHDL 6-4 P128~P129 6-5 VHDL ? Q 000…000 Q () Q<= 000…000 Q<=(OTHERS=> 0) OTHERS=> 0 Q 6-6 VHDL 1 . Q ? 2 . 6-7 ? 1 2 ? ? ? ? 3 ? 6-8 1: Signal A,EN : std_logic; ………………… Process(A, EN) Variable B: std_log ic; Begin if EN=l then B<=A; end if; -- B<=A B:=A end process; 2: Architecture one of sample is variable a b c:integer; begin c<=a+b; -- c<=a+b c:=a+b end; 3: library ieee; use ieee.std_logic_1164.all; entity mux21 is PORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;); -- ;) ) end sam2; -- sam2 entity mux21 architecture one of mux2l is begin -- process(a,b,sel) begin if sel= '0' then c:=a; else c:=b; end if; -- if sel= '0' then c<=a; else c<=b; end if; -- end process; end two; -- two architecture one

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