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Verilog

FPGA

FPGA

FPGA入门,简单的组合和时序电路

文档内容节选

一组合逻辑实验 2 实验1 3X8 译码器程序 2 实验 2 二十进制译码器 2 实验3 BCD 码七段数码管显示译码器 3 实验4 83编码器 4 实验 5 83优先编码器 4 实验6 十二进制编码器 5 实验 7 三选一数据选择器 5 实验 8 半加器 6 实验 9 全加器 7 实验 10 半减器 8 实验 11 全减器 8 实验 12 多位数值比较器 9 实验 13 奇偶校验 9 实验 14 补码生成 10 实验 15 8位硬件加法器的设计 10 实验 16 4 位并行乘法器 10 实验 17 七人表决器 10 实验 18 格雷码变换 11 二时序逻辑实验 11 实验 1 D 触发器 11 实验 2 JK 触发器 12 实验 3 四位移位寄存器 12 实验 4 异步计数器 13 实验 5 同步计数器 14 实验 6 可逆计数器 15 实验 7 步长可变......

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