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数字IC后端设计技术全局观

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    00.【爱芯人】【免费公开课】数字IC后端设计技术全局观

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    数字后端设计流程 --后端设计全局观 数字后端做什么 从RTL到GDS 爱芯人课堂/QQ群187291154 数字后端设计流程 爱芯人课堂/QQ群187291154 1 内容 数字IC后端流程 关亍后端学习 关亍爱芯人课堂 爱芯人课堂/QQ群187291154 2 内容 数字IC后端流程 关亍后端学习 关亍爱芯人课堂 爱芯人课堂/QQ群187291154 3 芯是怎么产生的? 客户&市场需求 IC设计 测试 客户 封装 晶圆制造&测试 爱芯人课堂/QQ群187291154 4 从需求到芯片 设计需求 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 由IC设计公司完成 由晶圆制造、封装测试等工厂完成 Notes: 1. 后端设计:Backend Design,前端设计:Frontend Design 2. 晶圆制造:Wafer Processing/Fabrication/Manufacturing,晶圆制造厂 (如TSMC,SMIC)也通常被称为fab,而没有制造厂的IC设计公司也通常被 称为fabless公司; 3. 封装:Package,常见的工艺有Wire Bonding,Flip-Chip等; 4. 测试:Testing/Wafer Te爱s芯t/人A课T堂E/QTQe群s1t8;7291154 5 RTL文件 后端 设计 GDS 版图 GDS: Geometry Data Standard 制造/ 封装/ 测试 I/Os 芯片 IPs ADC cpu PLL oc8051_dptr.v Standar d Cells mem 爱芯人课堂/QQ群187291154 6 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 I/Os IPs ADC cpu PLL mem oocc88005511__ddppttrr..vv Standar d Cells 爱芯人课堂/QQ群187291154 7 RTL文件 后端 设计 GDS 版图 GDS: Geometry Data Standard 制造/ 封装/ 测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 8 RTL文件 后端 设计 GDS 版图 GDS: Geometry Data Standard 制造/ 封装/ 测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 9 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 10 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 GDS在功能上 = oc8051_dptr.v 晶体管+连接线,组成复杂庞大的电 路逻辑; 爱芯人课堂/QQ群187291154 11 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 GDS: Geometry Data Standard 描述电路版图的一种格式:包括晶体管大小, 数量,物理位置和尺寸信息,连接线的物理尺 寸和位置信息等等; 晶体管+连接线,组成复杂庞大的电路逻辑; 为二进制格式,无法用文本编辑器查看,可用 calibre drv,virtuoso,laker等等查看; 可以理解为,GDS包含制造一颗芯片所需的全 部信息; 芯片制造厂(fab)只需要IC设计公司提交 oc805G1D_dSp用tr于.v芯片生产; Notes: 1. 版图:Layout; 2. 晶体管:Transistor,连接爱线芯:人课in堂t/eQrQc群o1n8n72e9c1t1/5w4 ire 12 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 封装前的芯片颗粒 (Die) oc8051_dptr.v 长满Die的晶圆 (Wafer) 爱芯人课堂/QQ群187291154 13 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 Isolator Metal 2 Via 1-2 Metal 1 Contact oc8051_dptr.v CMOS transistor P-substrate 爱芯人课堂/QQ群187291154 14 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 15 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 16 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 17 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 18 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 19 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 20 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 21 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 22 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 23 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 24 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 25 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 26 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 27 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 28 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 29 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 30 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 31 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 32 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 33 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 34 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 oc8051_dptr.v 爱芯人课堂/QQ群187291154 35 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 Metal Layer oc8051_dptr.v Notes: 1. $ ∝ (Mask 数&Die的面积) 爱芯人课堂/QQ群187291154 Base Layer 36 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 Metal Layer oc8051_dptr.v Notes: 1. $ ∝ (Mask 数&Die的面积) 爱芯人课堂/QQ群187291154 Base Layer 37 RTL文件 后端 设计 GDS 版图 制造 /封装 /测试 芯片 封装前的芯片颗粒 (Die) oc8051_dptr.v 长满Die的晶圆 (Wafer) 爱芯人课堂/QQ群187291154 38 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 …… 封装&测试 Die 爱芯人课堂/QQ群187291154 芯片 39 从需求到芯片 设计需求 RTL文件 后端 设计 由IC设计公司完成 GDS 版图 制造/ 封装/ 测试 芯片 由晶圆制造、封装测试等工厂完成 爱芯人课堂/QQ群187291154 40 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 以CPU为例 … … oc8051_dptr.v 爱芯人课堂/QQ群187291154 41 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 RTL: Register Transfer Level 采用硬件描述语言(HDL)描述 的寄存器传输级电路; 由设计人员(designer)完成, 传递给数字后端的设计数据; 功能通过仿真验证; oc8051_dptr.v Notes: 1. 在IC设计流程中提到RTL,指的就是这些Verilog/VHDL设计文件; 2. HDL:包括Verilog HDL,V爱H芯D人L课等堂/;QQ群187291154 42 从哪里出发? RTL + SDC 爱芯人课堂/QQ群187291154 43 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 再看版图 对这个GDS有什么要求呢? 1. 功能,要和RTL的一样; 2. 性能,要满足预定的性能目标; 3. 物理规则,Fab能拿它正常制造; 4. 功耗&面积, IR Drop满足要求, 功耗&面积要尽可能小; oc8051_dptr.v 爱芯人课堂/QQ群187291154 44 我们的目标是什么? GDS 对这个GDS有什么要求呢? 1. 功能,要和RTL的一样; 2. 性能,要满足预定的性能目标; 3. 物理规则,Fab能拿它正常制造; 4. 功耗&面积, IR Drop满足要求,功耗& 面积要尽可能小; 爱芯人课堂/QQ群187291154 45 数字后端设计流程 RTL文件 * 功能 后端设计 时序约束SDC * 性能需求 Notes: SDC, Synopsys D爱e芯s人ig课n堂/CQoQ群n1s8t7r2a9i1n1t5s4 GDS 版图 1. 功能 2. 性能 3. 物理规则 4. 功耗&面积 46 1.逻辑综合,从RTL到Gate-Level Netlist RTL Notes: 1. 逻辑综合: Logic Synthesis / Synthesis 2. 门级网表: Gate-Level Netlist / Netlist GTECH; 逻辑表达式 Y=A&B + C&D 爱芯人课堂/QQ群187291154 与工艺库相关的Net4li7st 1.逻辑综合,从RTL到Gate-Level Netlist RTL Translation 爱芯人课堂/QQ群187291154 GTECH 48 1.逻辑综合,从RTL到Gate-Level Netlist RTL Translation GTECH /eda/synopsys/dc200906爱/芯li人b课ra堂r/iQeQs群/s18y7n2/91g1t5e4 ch.db 49 1.逻辑综合,从RTL到Gate-Level Netlist GTECH + SDC Map&Optimization 爱芯人课堂/QQ群187291154 Netlist 50 1.逻辑综合,从RTL到Gate-Level Netlist GTECH 逻辑综合的结果要满足sdc的时序约束 + SDC Map&Optimization 修改记录:svf Netlist /disk2/course/library/stdcel/爱d芯b人/s课s堂1/pQ0Q群81v81722951c15/4saed90nm_max_hth.d5b1 1.逻辑综合,从RTL到Gate-Level Netlist dc如何计算delay呢? 0.5 ns Rnet Cnet Cpin Cell Delay = (Input Transition Time, Cnet + Cpin)  Net Delay = (Rnet, Cnet + Cpin) • 需要计算Cell和Net的delay; • Cell和Net的延时都与Net的寄生参数(parasitic parameter) 有关,即net的R和C; 爱芯人课堂/QQ群187291154 52 1.逻辑综合,从RTL到Gate-Level Netlist 此时还丌到物理实现,连接线的r和c,dc如何估算呢? Wire-Load-Model 爱芯人课堂/QQ群187291154 53 1.逻辑综合,从RTL到Gate-Level Netlist Gtech.db Output: gtech.v gtech.ddc Write out RTL read_verilog GTECH compile Input Netlist Write out target_library saed90nm_max_hth.db SDC约束文件 Output: Mapped.v Mapped.ddc Map.svf report 爱芯人课堂/QQ群18729c11o5m4 pile的结果要满足sdc的时序54约束 1.逻辑综合,从RTL到Gate-Level Netlist Notes: 1. 简单地说,逻辑综合的目标就是把Design从RTL映射到Gate Level Netlist,同时满足设置的约束(包括时序,面积,功耗等约束); 2. 逻辑综合要满足在sdc约束下的setup timing,不需要理会hold timing; 3. 常用的工具有synopsys的design compiler (dc)和cadence的 RTL Compiler (rc); 爱芯人课堂/QQ群187291154 55 1.逻辑综合,从RTL到Gate-Level Netlist 实例演示 爱芯人课堂/QQ群187291154 56 2.形式验证,RTL vs. Mapped.v RTL Functionally Equivalent? Vs. Mapped Netlist Notes: 1. 形式验证:Formality/Formal 2. 形式验证工具既丌是仿真工具,也丌是测试向量生成工具,更丌是时序分析工 具。它是比较两个设计数据在功能上是否等价的工具; 3. 常用的工具有synopsys的formality(fm)和Cadence的Conformal(lec); 爱芯人课堂/QQ群187291154 57 2.形式验证 A design contains Logic Cones and Compare Points Logic Cone BB Inputs • Outputs from Registers • Primary Input Ports • Outputs from Black Boxes Compare Point BB Compare Points • Inputs to Registers • Primary Output Ports • Inputs to Black Boxes 爱芯人课堂/QQ群187291154 58 2.形式验证 Match BB CP BB DQ CP DQ Reference Design CP Implement Design 爱芯人课堂/QQ群187291154 59 2.形式验证 Verify • For each matched pair of compare points, Formality tries to : Either – Confirms same response for all possible input combinations. – Marks point as “passed” Or – Finds a “counter example” that shows different response – Marks point as “failed” 爱芯人课堂/QQ群187291154 60 2.形式验证 Debug 爱芯人课堂/QQ群187291154 61 2.形式验证,RTL vs. Mapped.v Gtech.db Mapped Netlist RTL read Ref container Mapped.v read Map.svf Impl container math verify Pass or Fail Tech lib Notes: saed90nm_max_hth.db 1. Container, 存放数据的容器 ,理解成 设计数据在fm内存中的一种状态 爱芯人课堂/QQ群187291154 62 2.形式验证,RTL vs. Mapped.v 实例演示 爱芯人课堂/QQ群187291154 63 3.物理实现,从Netlist到GDS Mapped Netlist 物理实现 Notes: 1. 物理实现:Physical Implementation/Impl/P&R/PR; 爱芯人课堂/QQ群187291154 GDS 64 3.物理实现,从Netlist到GDS Synthesis Mapped.v Design Setup & In 读入数据,包括Mapped.v、约束SDC、 和所需要的库文件,以及工艺相关的文件; 设置物理尺寸大小、形状、人为摆放 Memory等Macro、摆放port位置、设置 物理约束等; Floorplan Placement Clock Tree Synthesis 工具自动摆放stdcel,迚行时序、功耗、 面积优化; 构建一棵时钟树。这乊前时钟都是假设为 理想的,从clock port到reg/CK的延时 都为0; Routing Chip Finish Write Design Out 将所有net用物理连接线实现; 为提高良率和解决物理觃则违觃做的工作; 写出数据,包括.v,.gds,.def 等等; 爱芯人课堂/QQ群187291154 65 3.物理实现 Logic Library & Physical Library & Tech File 爱芯人课堂/QQ群187291154 66 3.物理实现 Physical Library: Milkyway Notes: 1. ICC中,所有物理库都以milkyway的格式存在,包括stdcel、memory等的物 理库,也包括设计本身;所爱有芯物人课理堂信/QQ息群都18装729在11m54ilkyway中; 67 3.物理实现 Milkyway:CEL View vs. FRAM View INV.CEL 爱芯人课堂/QQ群187291154 INV.FRAM 68 3.物理实现 Milkyway:CEL View vs. FRAM View SRAM8x16.CEL Top Metal = M5; 包括所有的物理信息; 爱芯人课堂/QQ群187291154 69 3.物理实现 Milkyway:CEL View vs. FRAM View SRAM8x16.FRAM Top Metal = M5; 包括pin的位置和形 状, routing blockage; 爱芯人课堂/QQ群187291154 把blockage去掉后 70 3.物理实现 Milkyway:CEL View vs. FRAM View 爱芯人课堂/QQ群187291154 SRAM8x16.FRAM Top Metal = M5; 包括pin的位置和形 状, routing blockage; 在PnR过程中,ICC 只会把FRAM View 读迚memory,CEL View数据量太大, CEL View只在最后 写GDS时用; Routing blockage: 避免route时把连线 伸迚去,造成短路; 71 3.物理实现 Milkyway:FRAM View 爱芯人课堂/QQ群187291154 72 3.物理实现 Technology File: .tf .tf文件来定义物理觃则; 爱芯人课堂/QQ群187291154 73 3.物理实现 Technology File: .tf 爱芯人课堂/QQ群187291154 74 3.物理实现 Technology File: .tf 爱芯人课堂/QQ群187291154 75 3.物理实现 Parasitic RC Model: TLU+ Technology File 0.5 ns Rnet Cnet Cpin 爱芯人课堂/QQ群187291154 76 3.物理实现 Parasitic RC Model: TLU+ Technology File U1 C1 R3 C3 R2 R1 C2 U2 C4 set_tlu_plus_files -max_tluplus abc_max.tlup -min_tluplus abc_min.tlup -tech2itf_map abc.map TLU+用于计算wire的爱寄芯生人课参堂数/Q的Q群,18包72括911电54阻,电容,耦合电容等等; 77 3.物理实现:Design Setup & In Logic Library & Physical Library & Tech File stdcel,macro,io 爱芯人课堂/QQ群187291154 78 3.物理实现:Design Setup & In create_mw_lib oc8051_mwLIB –open \ -technology techfile.tf \ -mw_reference_library "mw/sc mw/io mw/ram32“ MW Design Library Database T.O.C, technology data etc. oc8051_mwLIB lib lib_1 lib_bck 爱芯人课堂/QQ群187291154 … …. 79 3.物理实现:Design Setup & In read_verilog –top oc8051_top oc8051_top.v read_sdc oc8051.sdc save_mw_cel –as init_design oc8051_mwLIB Saved Cell … lib lib_1 lib_bck CEL/ …. init_design:1 爱芯人课堂/QQ群187291154 80 3.物理实现:Design Setup & In Befor floorplan 爱芯人课堂/QQ群187291154 81 3.物理实现:Floorplan Cluster Hard Boundary Site Arrays Array of placement sites RAM Port Locations Signal I/O Keepouts & PG nets Floorplan的目标 爱芯人课堂/QQ群187291154 Fixed Cells Example: RAM placement 82 3.物理实现:Floorplan initialize_floorplan Site/Tile stdcel row 爱芯人课堂/QQ群187291154 83 3.物理实现:Floorplan initialize_floorplan Metal Track 爱芯人课堂/QQ群187291154 84 3.物理实现:Floorplan 摆放好Macro和port等的位置 爱芯人课堂/QQ群187291154 85 3.物理实现:Floorplan 加上Power&Ground的strap 爱芯人课堂/QQ群187291154 86 3.物理实现:Floorplan Macro供电例子 爱芯人课堂/QQ群187291154 87 3.物理实现:Floorplan Stdcel供电例子 爱芯人课堂/QQ群187291154 88 3.物理实现:Placement 要完成的工作: 自动摆放所有未摆放好的stdcel; 满足时序(性能)要求的同时,尽量减小面积和功耗; 时序优化,面积优化,功耗优化; place_opt的结果 爱芯人课堂/QQ群187291154 89 3.物理实现:Placement place阶段尚未迚行route,icc如何估算net的r和c呢? Virtual Route 1.Route乊前,icc做place_opt迚行优化时用virtual Route估计连接线 的长度和形状,以此根据TLU+模型估计RC参数;; 2.事实上,在后面降到的CTS阶段,由亍没有route,所以也是通过同样 的方法估计的RC参数; 爱芯人课堂/QQ群187291154 90 3.物理实现:Placement 需要满足sdc约束下的setup timing,所以完成place后,要分析Timing icc_shell> report_timing Point Incr Path V oltage ------------------------------------------------------------------------------ ------ clock clk (rise edge) 0.00 0.00 clock network delay (ideal) 0.00 0.00 oc8051_rom1_u_sram0/CE (SRAM8x1024_1rw) 0.00 0.00 r 1 .08 oc8051_rom1_u_sram0/O[6] (SRAM8x1024_1rw) 7.03 7.03 r 1 .08 U1773/Q (AND2X1_HVT) 0.21 * 7.24 r 1 .08 …… icc_place9/Z (DELLN2X2_HVT) 1.97 * 18.45 f 1 .08 oc8051_ram_top1_oc8051_ram1_u_ram_wrap_u_sram1/A1[3] (SRAM8x128) 0.00 * 18.45 f 1 .08 data arrival time 18.45 clock clk (rise edge) 20.00 20.00 clock network delay (ideal) 0.00 20.00 clock uncertainty -1.00 19.00 oc8051_ram_top1_oc8051_ram1_u_ram_wrap_u_sram1/CE1 (SRAM8x128) 0.00 19.00 r library setup time 0.18 19.18 data required time 19.18 ------------------------------------------------------------------------------ ------ data required time 19.18 data arrival time -18.45 ------------------------------------------------------------------------------ ------ slack (MET) 爱芯人课堂/QQ群1807.27931154 91 3.物理实现:Clock Tree Synthesis / CTS 要完成的工作: 1. 在此乊前,从synthesis开始到placement,Clock都被假设为理想的, 从clock port到reg/CK的延时都为0;我们需要构建一棵Clock Tree,把Clock信号 从port送到reg/CK; 2. Clock Tree长好乊后还需要对timing迚行优化(这个阶段的优化叫做 PostCTS Opt),包括setup和hold: 第一,place_opt是基亍理想时钟而对设计迚行,长完Clock Tree乊后的时 钟和理想时钟存在区别; 第二,CTS的过程中工具会挪动原来的单元,导致delay有变化; 第三,需要修Hold timing,因为在这乊前一直没理会Hold(why?); 3. 要完成对Clock Net的绕线(route); 爱芯人课堂/QQ群187291154 92 3.物理实现:Clock Tree Synthesis / CTS 构造Clock Tree: FF FF FF FF FF FF Clock FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF CTS乊前(Pre-CTS)的Clock 爱芯人课堂/QQ群187291154 93 3.物理实现:Clock Tree Synthesis / CTS 构造Clock Tree: 要分析构建的Tree的质量,这是一个不断迭代的过程; FF FF FF FF FF FF FF FF FF FF FF FF Clock FF FF FF FF FF FF FF FF FF FF FF FF CTS乊后(Post-CTS)的Clock 爱芯人课堂/QQ群187291154 94 3.物理实现:Clock Tree Synthesis / CTS 优化Setup&Hold Timing: 修掉新出现的violation . Clock Tree长好乊后还需要对timing迚行优化(这个阶段的优化叫做PostCTS Opt),包括setup和hold: 第一,place_opt是基亍理想时钟而对设计迚行,长完Clock Tree乊后的时 钟和理想时钟存在区别; 第二,CTS的过程中工具会挪动原来的单元,导致delay有变化; 第三,需要修Hold timing,因为在这乊前一直没理会Hold(why?); PostCTS的优化乊后,也需要分析timing是否满足 爱芯人课堂/QQ群187291154 95 3.物理实现:Clock Tree Synthesis / CTS 要完成对Clock Net的绕线(route):因为clock net比普通的哦data path上的 net重要 爱芯人课堂/QQ群187291154 96 3.物理实现:Routing Initial Route:对所有未绕线的net迚行绕线 爱芯人课堂/QQ群187291154 97 3.物理实现:Routing 绕线乊后(PostRoute )迚行Timing优化:包括setup和hold,及power和Area优化 Notes: 1.此时所有net都已经完成route,这时叫detailed route(乊前的阶段是 Virtual Route),所以此时的RC信息和乊前估算的会有些区别,delay会有变 化; 2. PostRoute优化乊后也需要爱分芯析人课是堂否/Q满Q群足18;7291154 98 3.物理实现:Chip Finish 为提高良率( yield )和解决物理觃则违觃做的工作: Notes: 1.这一步也通常被称为DFM(Design For Manufacturing); 2.良率(Yield):因为有些芯片在wafer上制造出来有缺陷,有的芯片能正常工作, 有些芯片工作丌正常, 那么正常爱的芯芯人课片堂占/Q总Q群芯18片729的11比54例就是良率; 99 3.物理实现:Chip Finish Wire Spreading:提高芯片良率 爱芯人课堂/QQ群187291154 100 3.物理实现:Chip Finish Redundant Via Insertion:提高芯片良率 爱芯人课堂/QQ群187291154 101 3.物理实现:Chip Finish Filler Cell:为了满足物理设计觃则 填满未摆放cell的row/site, 构建连续完整的NWell/PWell 爱芯人课堂/QQ群187291154 102 3.物理实现:Chip Finish Metal Fil:为了满足物理设计觃则 各处Metal的密度丌一样,在制造的过程中容易出现下面的问题: 爱芯人课堂/QQ群187291154 103 3.物理实现:Chip Finish Metal Fil:为了满足物理设计觃则 各处Metal的密度丌一样,在制造的过程中容易出现下面的问题: 爱芯人课堂/QQ群187291154 104 3.物理实现:Chip Finish Metal Fil:为了满足物理设计觃则 爱芯人课堂/QQ群187291154 105 3.物理实现:Chip Finish Metal Slot:提高良率 爱芯人课堂/QQ群187291154 106 3.物理实现:Chip Finish Metal Slot:提高良率 爱芯人课堂/QQ群187291154 107 3.物理实现:Write Data Out PnR.v 爱芯人课堂/QQ群187291154 108 3.物理实现:从Mapped.v 到 GDS Mapped.v SDC 物理实现 Logic library Physical library 后端最终数据 Output包括: GDS PnR.v DEF Milkyway …… Technology File TLU+ Model 爱芯人课堂/QQ群187291154 109 3.物理实现:从Mapped.v 到 GDS 实例演示 爱芯人课堂/QQ群187291154 110 4.形式验证:mapped.v vs. PnR.v PnR.v read Ref container Mapped.v read Impl container Tech lib saed90nm_max_hth.db math verify Pass or Fail 爱芯人课堂/QQ群187291154 111 4.形式验证:mapped.v vs. PnR.v 实例演示 爱芯人课堂/QQ群187291154 112 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 再看版图 对这个GDS有什么要求呢? 1. 功能,要和RTL的一样; 2. 性能,要满足预定的性能目标; 3. 物理规则,Fab能拿它正常制造; 4. 功耗&面积,IR Drop满足要求, 功耗&面积要尽可能小; oc8051_dptr.v 爱芯人课堂/QQ群187291154 113 5.Signoff STA: StarRC + PT Notes: 1.STA:Static Timing Analysis,简称STA。是相对亍使用激励动态仿真而言的, STA通过静态分析delay并检查时序是否满足; 2. Signoff STA:可以理解为最终的、权威的STA,此处timing要是过了就人为性能 就满足要求了; 3. Signoff STA要求使用最精确的RC寄生参数和STA算法; 4. 高精度的RC参数用synopsys的StarRC工具提取,Cadence相应的工具叫QRC; 5. STA工具用synopsys的PrimeTime(PT),Cadence相应的工具叫ETS; 爱芯人课堂/QQ群187291154 114 5.Signoff STA: StarRC + PT StarRC提取寄生参数 Milkyway/DEF StarRC Extractor 精确的RC寄生参数文件 .spef Nxtgrd 最精确的寄生参数模型,相应的数据有fab给 爱芯人课堂/QQ群187291154 115 5.Signoff STA: StarRC + PT STA: 使用PT PnR.v spef SDC STA with PT STA结果 Report Lib sdf 爱芯人课堂/QQ群187291154 116 5.Signoff STA: StarRC + PT 实例演示 爱芯人课堂/QQ群187291154 117 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 再看版图 对这个GDS有什么要求呢? 1. 功能,要和RTL的一样; 2. 性能,要满足预定的性能目标; 3. 物理规则,Fab能拿它正常制造; 4. 功耗&面积,IR Drop满足要求, 功耗&面积要尽可能小; oc8051_dptr.v 爱芯人课堂/QQ群187291154 118 5.Physical Verfication:DRC,LVS,Antenna DRC:物理觃则检查(Design Rule Check) 为什么需要DRC呢? Fab的要求,会给ic后端一个d爱rc芯的人课ru堂l/eQ文Q群件18,72包911含54所有物理要求 119 5.Physical Verfication :DRC,LVS,Antenna DRC:物理觃则检查(Design Rule Check) DRC Rule File GDS 爱芯人课堂/QQ群187291154 120 5.Physical Verfication :DRC,LVS,Antenna Antenna Check:天线觃则检查 为什么需要Antenna Check呢?  Metal wires (antennae) placed in an EM field generate voltage gradients  During the metal etch stage, strong EM fields are used to stimulate the plasma etchant  Resultant voltage gradients at MOSFET gates can damage the thin oxide • Oscillating charges in Plasma Etch 爱芯人课堂/QQ群18729D11a5m4 aged Gate Oxide 121 5.Physical Verfication :DRC,LVS,Antenna Antenna Check:天线觃则检查 为什么需要Antenna Check呢? • As length of wire increases during processing, the voltage stressing the gate oxide increases • Antenna rules define acceptable length of wires Antenna Ratios: Area of Metal Connected to Gate Combined Area of Gate Or Area of Metal Connected to Gate Combined Perimeter of Gate gate poly diffusion 爱芯人课堂/QQ群187291154 122 5.Physical Verfication :DRC,LVS,Antenna DRC:物理觃则检查(Design Rule Check) Antenna Rule File GDS Ant 爱芯人课堂/QQ群187291154 123 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 再看版图 对这个GDS有什么要求呢? 1. 功能,要和RTL的一样; ? 2. 性能,要满足预定的性能目标; 3. 物理规则,Fab能拿它正常制造; 4. 功耗&面积,IR Drop满足要求, 功耗&面积要尽可能小; oc8051_dptr.v 爱芯人课堂/QQ群187291154 124 5.Physical Verfication :DRC,LVS,Antenna LVS: Layout vs. Schematic 为什么需要LVS呢? RTL Vs. Mapped.v Vs. formality formality PnR.v ? GDS 如何保证拿去fab制造的GDS功能和RTL是等价的呢? fab制造 爱芯人课堂/QQ群187291154 125 5.Physical Verfication :DRC,LVS,Antenna LVS: Layout vs. Schematic PnR.v GDS 爱芯人课堂/QQ群187291154 126 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 再看版图 对这个GDS有什么要求呢? 1. 功能,要和RTL的一样; 2. 性能,要满足预定的性能目标; 3. 物理规则,Fab能拿它正常制造; 4. 功耗&面积,IR Drop满足要求, 功耗&面积要尽可能小; oc8051_dptr.v 爱芯人课堂/QQ群187291154 127 6. Power Signoff: IR Drop 爱芯人课堂/QQ群187291154 128 6. Power Signoff: IR Drop 爱芯人课堂/QQ群187291154 129 6. Power Signoff: IR Drop 爱芯人课堂/QQ群187291154 130 6. Power Signoff 工具:常用的有Cadence的EPS和Synopsys的PrimeRail 爱芯人课堂/QQ群187291154 131 6. Power Signoff: IR Drop 爱芯人课堂/QQ群187291154 132 RTL文件 后端 设计 GDS 版图 制造/ 封装/ 测试 芯片 再看版图 对这个GDS有什么要求呢? 1. 功能,要和RTL的一样; 2. 性能,要满足预定的性能目标; 3. 物理规则,Fab能拿它正常制造; 4. 功耗&面积,IR Drop满足要求, 功耗&面积要尽可能小; oc8051_dptr.v 爱芯人课堂/QQ群187291154 133 One more thing … 爱芯人课堂/QQ群187291154 134 DFT is not include. 爱芯人课堂/QQ群187291154 135 内容 数字IC后端流程 关亍后端学习 关亍爱芯人课堂 爱芯人课堂/QQ群187291154 136 从事数字后端设计,你需要: 1.理解后端设计流程中的诸多概念,理解流程中每一步的工作; 2.学会使用流程相关的工具,遇到问题知道如何分析,能找到候选解决方案并尝试; 熟练使用工具常用命令和部分GUI操作,提高分析和解决问题的效率; 3.需要了解Verilog语法,至少要能看懂; 4.熟练使用TCL脚本; 5.熟练使用Linux环境,熟练使用grep/sed/awk/perl/shell脚本等基本用法,最好 精通一种linux脚本语言; 6.熟练使用vim/emacs中一种文本编辑器; 爱芯人课堂/QQ群187291154 137 关亍后端学习 理论 实践 1. 工具的Student Guide, User Guide,help,man,printvar等; 2. 后面的专题课; 3. 概念性的东西要理解透,要知道是 什么,为什么; 4. Solvnet,百度 1. 做一个项目,从RTL到GDS,按照 流片的标准来; 2. 遇到问题一定要分析,找到解决办 法; 3. 一定要养成使用脚本的习惯,包括 tcl和linux下的工具戒脚本。这将决 定你今后在技术上能否达到一个较 高的层次; 4. 关亍跑lab戒者今后按照一个给你的 脚本跑项目,学习阶段一定要看看 每一步都干了什么,丌要用make等; 5. 学习阶段丌妨去学习给你的脚本中 各变量和命令是干什么的,这将引 出很多需要你去理解的概念; 后端设计本身丌难,但是学习初期会遇到很多丌知道的概念容易受挫,但是后端概 念丌多,学习一条就少一条丌懂爱芯的人!课堂/QQ群187291154 138 内容 数字IC后端流程 关亍后端学习 关亍爱芯人课堂 爱芯人课堂/QQ群187291154 139 关亍爱芯人 爱芯人 爱新人 爱芯人/QQ群187291154 爱心人 在爱芯人… 你只需付出一点点,就能获得超值回报!!! 后续课程讲flow上的细节 课堂会安排项目,并按照流片标准来实践~ 要求大家认真对待每次课程和项目~ 每次课后认真评价,认真反馈意见~ 爱芯人课堂/QQ群187291154 140 数字后端设计流程 完 谢谢大家,幸苦了! 爱芯人,只为芯人思考,帮助芯人高效学习! 爱芯人课堂/QQ群187291154 在爱芯人课堂,你只需付出一点点,就能找个好工作! 爱芯人课堂/QQ群187291154 141

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