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Vivado 简明教程

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AVNET 南京办 蔡键龙  选定所用的器件  源代码输入  调用及例化IP  功能仿真  Chipscope例化  时钟约束  管脚锁定  工程实现  生成bit文件 port CLK_OSC 50MHz FPGA 源代码 100MHz Counter PLL 200MHz DDS IP IP port Chipscope Debug  输入源代码 右键菜单  输入源代码  输入源代码  输入源代码 输入顶层文件名  输入源代码  输入源代码  输入源代码 双击打开文件  输入源代码 双击打开文件  调用IP-PLL时钟 双击打开  调用IP-PLL时钟 时钟输入频率  调用IP-PLL时钟  调用IP-PLL时钟 对信号重命名,方便辨识。  PLL的生成结果  时钟 IP例化 Copy到 源代码文件里  时钟 IP例化 信号声明 IP例化 输入需要的频率 信号声明 IP例化  在插入Chipscope ILA模块时,可以直接找到 Debug变量。  启动代码模板  搜索”debug” 关键字 Copy到代码里面  声明 为”DEBU G”,即使 没有连接 到其他模 块,也不 会被优化 掉。  DEBUG变量的实现 声明时赋初始值; 不要使用reset赋值方式! 点击它 选择“Open Synth. Design” 然后OK。 选择Debug界面模式 Debug信号列表 点击,启动Debug向导 采样时钟 右键,可以选择你希望的Clock信号 选择你希望的Clock信号 添加设计中的其它信号,即使你没有对它标记“DEBUG” 输入你想看的信号 Debug向导窗口大概是这个样子。 将locked信号的时钟源改一下。 2 2 自动设置Debug相关的core。 所有信号应该都已经Assigned。 将界面切换到I/O管脚分配模式 大概是这个样子 主要操 作区域  直接在界面里面输入管脚位置;  适用于先有硬件,再设计代码; 输入管脚位置 名称,如 “AC3” 一定要选择对 应的IO电平  将INPUT、OUTPUT信号直接拖放到管脚上;  适用于先有代码,再出原理图、PCB; 点按某个信号,直接拖放到管脚上。 一定要选择对 应的IO电平  将设计里的所有管脚分配好。 单击,打开 如果有其他时钟需要添加,按照 Create Clock向导一步步输入即可。 定制MMCM IP时,已经产生主时 钟以及派生的时钟约束,无需再 添加 没Save,约束只是存在于内存中,并没 有回写到XDC文件中,必须手动Save。  Implement完成之后,可以直接打开Implement结 果。  也可以点击  点击  不满足的时序会以红色显示  定制MMCM时钟IP所隐含的时序

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