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一种高电源抑制比的CMOS带隙基准电压源设计

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  • 日期: 2013-09-22
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标签: 电源抑制比基准电压源CMOS

介绍一种基于CSMC0.5 μm工艺的低温漂高电源抑制比带隙基准电路。本文在原有Banba带隙基准电路的基础上,通过采用共源共栅电流镜结构和引入负反馈环路的方法,大大提高了整体电路的电源抑制比。 Spectre仿真分析结果表明:在-40~100 ℃的温度范围内,输出电压摆动仅为1.7 mV,在低频时达到100 dB以上的电源抑制比(PSRR),整个电路功耗仅仅只有30 μA。可以很好地应用在低功耗高电源抑制比的LDO芯片设计中。

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