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74LS168中文资料pdf

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标签: 74LS168中文资料pdf

54/74168十进制同步加/减计数器简要说明168 为可预置的十进制同步加/减计数器,共有 54S168/74S168,54LS168/74LS168两种线路结构形式。其主要电特性的典型值如下:型号 fc PD54S168/74S168 55MHz 500mW 54LS168/74LS168 35MHz 100mW 168 的预置是同步的。当置入控制端(P__E__)为低电平时,在CP上升沿作用下,输出端(Q0~Q3)与数据输入端(P0~P3)相一致。168 的计数是同步的,靠CP同时加在 4 个触发器上而实现。当C_ _E__P _和C_ _E__T__均为低电平时,在CP上升沿作用下Q0~Q3 同时变化,从而消除了异步计数器中出现的计数尖峰。当计数方式控制(U/D_ _)为低电平时进行减计数。C_ _E__P _和C_ _E__T__的跳变不受CP状态的限制。168 有超前进位功能。当计数溢出时,进位输出端(T__C_ _)输出一个低电平脉冲,其宽度为:加计数时为Q0 的高电平部分;减计数时为Q0 的低电平部分。利用C_ _E__P _、C_ _E__T__、T__C_ _端,在不外加门电路的情况下,可级联成N位同步计数器。168 有独立的时钟电路,在CP出现前,即使C_ _E__P _、C_ _E__T__、P__E__和U/D_ _发生变化,电路的功能也不受影响。引出端符号T__C_ _进位输出端(低电平有效)CP 时钟输入端(上升沿有效)C_ _E__P__计数控制端(低电平有效)C_ _E__T__计数控制端(低电平有效)P0~P3 并行数据输入端L__D_ _同步并行置入控制端(低电平有效)Q0-Q3 输出端U/D_ _加/减计数方式控制端逻辑图及封装图

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