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74LS169中文资料.pdf

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标签: 74LS169中文资料

54/741694 位二进制同步计数器(同步清除)简要说明169 为可预置的 4 位二进制同步加/减计数器,共有 54S169/74S169,54LS169/74LS169 两种线路结构形式。其主要电特性的典型值如下:型号 fc PD54S169/74S169 55MHz 500mW 54LS169/74LS169 35MHz 100mW 169 的预置是同步的。当置入控制端(LOAD)为低电平时,在CLOCK上升沿作用下,输出端(QA-QD)与数据输入端(A-D)相一致。169 的计数是同步的,靠CLOCK同时加在 4 个触发器上而实现。当ENP__和ENT__均为低电平时,在CLOCK上升沿作用下QA-QD同时变化,从而消除了异步计数器中出现的计数尖峰。当计数方式控制(U/D_ _)为高电平时进行加计数,当计数方式控制(U/D_ _)为低电平时进行减计数。当计数方式控制(U/D_ _)为低电平时进行减计数ENP__、ENT__跳变与CLOCK无关。169 有超前进位功能。当计数溢出时,进位端(RC OUT)输出一个低电平脉冲,其宽度为:加计数时为 Q0 的高电平部分;减计数时为 Q0 的低电平部分。利用ENP__、ENT__、RC OUT端,在不外加门电路的情况下,可级联成N位同步计数器。169 有独立的时钟电路,在CLOCK出现前,即使ENP__、ENT__、LOAD和U/D_ _发生变化,电路的功能也不受影响。引出端符号RC OUT 进位输出端(低电平有效)CLOCK 时钟输入端(上升沿有效)ENT__计数控制端(低电平有效)ENP__计数控制端(低电平有效)A-D 并行数据输入端LOAD 同步并行置入控制端(低电平有效)QA-QD 输出端U/D_ _加/减计数方式控制端逻辑图

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