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集成电路应用与抗辐射加固(上)

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  • 日期: 2013-09-22
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标签: 集成电路应用与抗辐射加固

集成电路应用与抗辐射加固(上)中国航天工业总公司771所王平(710054)摘    要本文从特定应用出发介绍集成电路抗辐射加固的若干技术,包括辐射因素、抗辐射材料及器件,着重介绍SOI材料的相关技术的现状及其应用。关键词集成电路抗辐射加固一、前言  军用微电子技术的开发与应用,大大促进了军用设备及武器系统的发展,大幅度地提高了军用设备及武器系统的应变能力和作战能力。为了使军用电子系统能在核爆炸、空间辐射及核动力等恶劣环境下稳定工作,必须对基础元器件和集成电路进行抗辐射加固研究。特别是1983年美国开始实施星球大战(战略防御)计划以来,集成电路的抗辐射加固技术的研究受到高度重视。从1984年到1990年,美国政府在集成电路抗辐射加固研究方面的投资超过3亿美元。海湾战争之后,美国政府更加重视军用集成电路的研究开发,估计每年的投资在30亿美元左右,其中就有1.5亿美元用于抗辐射加固的研究工作,约占5%。  微电子技术的发展使宇宙航行、太空探测、军用和民用卫星等空间电子系统发展起来,对微电子元器件及集成电路也提出高性能、多功能、高可靠、能抗空间各种辐射等要求,以提高空间微电子系统的可靠性和寿命。因而抗辐射加固微电子技术的研究成为一个重要课题,并成为专门科学——抗辐射加固电子学。二、辐射因素及抗辐射材料1、辐射因素  电子系统的应用环境不同,所遇到的辐射因素也不同,产生的效应和影响也各不相同,因而系统设计者必须采取不同措施进行加固。  辐射因素主要包括辐射总剂量、瞬时辐射剂量率、积分中子通量、单粒子扰动效应、电磁脉冲效应等。这些效应会使微电子元器件及集成电路的性能衰减,出现逻辑错误或永久性损坏,严重影响电子系统的可靠性,甚至完全不能工作。因而微电子元器件及集成电路的抗辐射加固技术的研究是军用和空间电子系统能在这些环境下可靠工作的保证。(1)抑制电离辐射效应的设计  在自然环境中,宇宙射线、太阳增强粒子、具有能量的质子和中子都产生单粒子效应(SEE),高能单粒子穿过MOS器件时,就在其轨道上产生高密度的电子-空穴对,它们导致电路产生局部带电区。单粒子效应一般可分为单粒子闭锁(SEL)和单粒子扰动(SEU)。采用电路和版图设计技术,能提高商用CMOS工艺的SEL和SEE免疫能力,这些技术增加了单元面积,减小了速度,增加电源消耗,最主要的是使价格最低。  ①SEL免疫  在CMOS器件中,一般采用的防闭锁技术包括降低寄生n-p-n和p-n-p的β乘积和限制基板偏压。减小β乘积的方法有:减小寄生管基极(如衬底或阱)区的少子寿命,这可以通过掺金或中子辐射实现;确保衬底上的漏/源区和阱边缘之间的间距最小时,确定有效基区宽度以减小横向管的β;在寄生硅控晶闸管(SCR)结构中,降低有效基极-发射极电阻以减小基极偏置。  衬底和阱到电源和地之间的低电阻使注入的少子列在到达寄生基极之前被俘获或分流,从而减小了基极偏置电流。减小衬底和阱电阻以及增加载流子俘获的方法包括:在重掺杂衬底上进行轻掺杂外延;在n沟管周围加p+保护环,在p沟管周围加n+保护环。现已证实,使用外延层工艺制作的电路有闭锁产生,为了防闭锁,外延层必须进一步“薄”。  SOI减小少子寿命和薄外延都属“技术加固”方法。这些方法依赖于制定或控制制作工艺的某些方面,总的看,并未考虑到“商用”CMOS。减小间距使β乘积退化的方法,其效果与衬底掺杂量有关。保护环在常规的源/漏掩膜一步形成,不需要特殊的工艺。在Brookhaven国家实验室单粒子扰动测试(SEUTE)使用TwinTomdernVandeGraff加速器通过重离子测试保护环的方法,结果证明,LET量值在3.4Mev•cm2/mg到至少120Mev•cm2/mg范围内防止SEL发生。在HewlettPackard的1μm双层金属CMOS(CMOS34)工艺和HewlettPackard的1μm三层金属CMOS(CMOS266)工艺,通过MOSIC制作的多测试芯片,以及采用CMOS266工艺制作的1.2百万管子和无线电宇航解调器芯片,美国微系统公司(AMI)采用三层金属1.0μm工艺(CYC)制作的10万余管子Reed-Solomon纠错码(ECC)碥码器和20万管子的Reed-Slomon纠错码ECC编码/解码器,都获得了上述测试结果。  ②SEU免疫  在微电子电路中,对SEU效应加固采取了多种措施。一种方法是减小材料的电荷收集能力,不至于收集太多电荷而引起扰动,这属“技术加固”类。另一种基本电路设计方法是提高扰动敏感存贮节点的临界电荷。最后一种方法是在电路中采用冗余技术。通过电路设计技术进行SEU加固的主要目的是使用标准的CMOS工艺,不增加掩模版及工艺步骤,实现具有SEU免疫力的电路,同时使单元尺寸、价格及功耗最小。  提高临界电荷的加固技术包括:增加管子驱动及电容和电阻的加固。一个大驱动管能迅速去除/补充SEU注入的电荷,缩短干扰时间。大的高驱动管增加了节点电容,减小SEU注入电荷产生的电压偏差。增加临界点的电容以减小SEU注入电荷引起的电压变化,是电路电容加固的基本概念。电阻加固包括:在存贮元件反馈通路上使用电阻,在与栅电容联接点设置低通滤波器,以消除正常的长延迟信号通过时管子感应的SEU效应。  每个节点逻辑电平的变化,引起电路电容的充放电都有功耗产生。由于驱动管加大或电容电阻加固增加了电路电容,使电路的交流功耗随之增加。设计一个抑制短周期信号的单元,限制了最大工作速度。在一般条件下,采用RC滤波器抑制SEU,使电路可在几百MHz下工作。能提供具有免疫力的电阻典型阻值是100kΩ到1MΩ,需要用高电阻率的多晶硅电阻,以减小电阻尺寸。高电阻率多晶硅电阻对掺杂浓度非常敏感,且商用工艺参数可接受的变化将会使多晶硅产生较大的变化。由于多晶硅电阻具有很大的负温度系数,使得工艺中的阻值控制成为大问题,结果是在某一工艺参数下或工作条件下的设计环境中所设计的抗SEU单元,对于另一个设计环境来说具有相反的影响。  冗余电路设计方法的SEU加固有三个基本概念。首先,在SEU之后,存在一个未被干扰的信息数据,第二,在粒子辐射后,来自于无错误的存贮数据区的反馈将使错误数据得到恢复,最后,在合适的区域进行恢复这一反馈是“智能的”。如果一个存贮单元仅由p型管组成,当存贮一个“1”时,它就不会扰动为“0”,同样,一个存贮单元仅由n型管构成,当存贮一个“0”时,它就不会扰动为“1”。

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$(function(){ var appid = $(".select li a").data("channel"); $(".select li a").click(function(){ var appid = $(this).data("channel"); $('.select dt').html($(this).html()); $('#channel').val(appid); }) })