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高速并行总线信号完整性测试技术

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标    签:高速并行总线信号完整性测试技术

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文档简介

高速并行总线信号完整性测试技术:随着信号速度的显著提高,信号完整性问题已经成为高速数字设计中的关键。本文介绍了一种新的信号完整性分析技术,通过集成逻辑分析仪和数字存储示波器,将物理层模拟信号,数据层数字信号时间相关的联合观测,自动测试多达408个并行总线眼图,有效定位和分析高速总线中出现的故障问题,排除由于信号完整性问题导致的数字系统错误。最后结合处理器和高速总线,给出了高速信号完整性分析实例。关键词:信号完整性;信号反射;串扰效应;逻辑分析仪;iLink工具包1. 引言随着电子技术飞速发展,处理器的速度越来越高,存储器的吞吐量和总线速度也有明显的提高。当数字系统的时钟频率达到数百兆或更高时,每个设计细节都很重要,需要认真考虑电路中的时钟分布,信号路径,残桩引线,噪声容限,阻抗和负载,传输线影响,功率分配等问题。所有这些方面都会对高速数字系统中传输的数字信号完整性产生影响,信号完整性问题已经成为每一个高速数字系统设计人员必须面临的问题。传统的信号完整性分析技术都是从信号的模拟参数特性来进行分析。本文从信号完整性问题的根源出发,将数据域和模拟域联合观测的方式进行多通道总线的眼图测试,进而发现和分析数字系统中的信号完整性问题,解决了传统信号完整分析手段的不足。最后提供了一种高速数字系统集成调试和分析实例。2. 高速数字系统的信号完整性问题在高速数字系统中,典型的信号完整性问题包括以下几部分:1) 振幅问题:振幅问题包括减幅振荡(震铃效应)、“下垂”脉冲(在脉冲开始处的下降振幅)和“欠幅”脉冲(不能达到正常振幅)。2) 边沿畸变:畸变包括预过冲、过冲回摆、过冲、震铃效应、缓慢的上升时间。边沿畸变可能产生于高速电路板布局问题,或是半导体器件的质量问题。3) 信号反射:向外发出的信号会朝信号源头方向弹回,并干扰随后的脉冲。造成反射的原因有可能是端接和电路板布局问题。4) 接地跳动:在电流需求大时可造成电路接地参考电平的偏移。接地跳动由过流,电源或接地回路阻抗引起。5) 串扰效应:当在电路板上出现并行的长引线时,其信号可通过电容和电感的相互感应而耦合,从而产生串扰。另外,快速边沿中较高的电流可增加辐射电磁能,并随之产生串扰。6) 定时抖动:当数字信号在周期间包含有微小的边沿位置变动时,就会产生抖动。这种抖动将影响整个数位系统的定时准确性和同步。

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