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altera fpga/cpld设计

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  • 日期: 2013-09-22
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标签: alterafpgacpld

altera fpga/cpld设计 基础篇结合作者多年工作经验,系统地介绍了FPGA/CPLD的基本设计方法。在介绍FPGA/CPLD概念的基础上,介绍了Altera主流FPGA/CPLD的结构与特点,并通过丰富的实例讲解Quartus II与ModelSim、Synplify Pro等常用EDA工具的开发流程。altera fpga/cpld设计 基础篇附带两张光盘:光盘1中收录了Altera Quartus II Web版软件,读者可以安装使用;光盘2中收录了本书所有实例的完整工程、源代码、详细操作步骤和使用说明文件,便于读者边学边练,提高实际应用能力。altera fpga/cpld设计 基础篇可作为高等院校通信工程、电子工程、计算机、微电子与半导体等专业的教材,也可作为硬件工程师和IC工程师的实用工具书。第1章 FPGA/CPLD简介1.1 可编程逻辑设计技术简介1.1.1 可编程逻辑器件发展简史1.1.2 可编程逻辑器件分类1.2 FPGA/CPLD的基本结构1.2.1 FPGA的基本结构1.2.2 CPLD的基本结构1.2.3 FPGA和CPLD的比较1.3 FPGA/CPLD的设计流程1.4 FPGA/CPLD的常用开发工具1.5 下一代可编程逻辑设计技术展望1.5.1 下一代可编程逻辑器件硬件上的四大发展趋势1.5.2 下一代EDA软件设计方法发展趋势1.6 小结1.7 问题与思考第2章 Altera FPGA/CPLD的结构2.1 Altera高密度FPGA2.1.1 主流高端FPGA——Stratix2.1.2 内嵌高速串行收发器的FPGA Stratix GX2.1.3 新一代90nm高端FPGA StratiX II2.2 Altera低成本FPGA.2.2.1 主流低成本FPGA Cyclone2.2.2 新一代低成本FPGA Cyclone II2.3 Altera的CPLD器件2.3.1 主流的CPLD MAX 3000A2.3.2 CPLD的革 MAX II2.4 小结2.5 问题与思考第3章 Altera Quartus II开发流程3.1 Quartus II软件综述3.1.1 Quartus II软件的特点及支持的器件3.1.2 Quartus II软件的工具及功能简介3.1.3 Quartus II软件的用户界面3.2 设计输入3.2.1 设计输入方式3.2.2 设计规划3.2.3 设计输入文件实例3.2.4 设计约束3.3 综合3.3.1 使用Quartus II软件集成综合3.3.2 控制综合3.3.3 综合实例3.3.4 第三方综合工具3.4 布局布线3.4.1 设置布局布线参数3.4.2 布局布线实例3.4.3 增量布局布线3.4.4 反标保留分配3.5 仿真3.5.1 指定仿真器设置3.5.2 建立矢量源文件3.5.3 仿真实例3.5.4 第三方仿真工具3.6 编程与配置3.6.1 建立编程文件3.6.2 器件编程和配置3.7 小结3.8 问题与思考第4章 Altera的IP工具4.1 IP的概念、Altera的IP4.1.1 IP的概念4.1.2 Altera可提供的IP4.1.3 Altera IP在设计中的作用4.2 使用Altera的基本宏功能4.2.1 定制基本宏功能4.2.2 实现基本宏功能4.2.3 设计实例4.3 使用Altera的IP核4.3.1 定制IP核4.3.2 实现IP核4.3.3 设计实例4.4 小结4.5 问题与思考第5章 Quartus II的常用辅助设计工具5.1 I/O分配验证5.1.1 I/O分配验证功能简介5.1.2 I/O分配验证流程5.1.3 用于I/O分配验证的输入5.1.4 运行I/O分配验证5.2 功率分析5.2.1 Excel.based功率计算器5.2.2 Simulation-based功率估算5.3 RTL阅读器5.3.1 RTL阅读器简介5.3.2 RTL阅读器用户界面5.3.3 原理图的分页和模块层次的切换5.3.4 过滤原理图5.3.5 将原理图中的节点定位到源设计文件5.3.6 在原理图中查找节点或网线5.3.7 使用RTL阅读器分析设计中的问题5.4 SignalProbe及SignalTap II逻辑分析器5.4.1 SignalProbe5.4.2 SignalTap II逻辑分析器5.5 时序收敛平面布局规划器(Timing Closure Floorplan)5.5.1 使用Timing Closure Floorplan分析设计5.5.2 使用Timing Closure Floorplan优化设计5.6 Chip Editor底层编辑器5.6.1 Chip Editor功能简介5.6.2 使用Chip Editor的设计流程5.6.3 Chip Editor视图5.6.4 资源特性编辑器5.6.5 Chip Editor的一般应用5.7 工程更改管理(ECO)5.7.1 ECO简介5.7.2 ECO的应用范围5.7.3 ECO的操作流程5.7.4 使用Change Manager查看和管理更改5.7.5 ECO验证5.8 小结5.9 问题与思考第6章 编程与配置6.1 配置Altera FPGA6.1.1 配置方式6.1.2 主动串行(AS)6.1.3 被动串行(PS)6.1.4 快速被动并行(FPP)6.1.5 被动并行异步(PPA)6.1.6 JTAG配置方式6.1.7 ByteBlaster II下载电缆6.1.8 配置芯片6.2 配置文件和软件支持6.2.1 软件支持6.2.2 配置文件6.3 单板设计及调试注意事项6.3.1 配置的可靠性6.3.2 单板设计要点6.3.3 调试建议6.4 小结6.5 问题与思考第7章 MAX+PLUS II过渡到Quartus II7.1 MAX+PLUS II与Quartus II的功能比较7.2 转换MAX+PLUS II设计7.2.1 改变GUI风格7.2.2 转换MAX+PLUS II工程7.2.3 查看新工程7.2.4 导入MAX+PLUS II配置文件7.3 编辑工程7.3.1 修改设计芯片7.3.2 设置编译选项7.4 编译7.4.1 运行编译器7.4.2 查看工程结构7.4.3 编译报告7.5 时序分析7.5.1 时序设置7.5.2 运行时序分析器7.5.3 时序分析指定路径7.5.4 时序约束布局器第9章 刀路的模拟、校验和后置处理9.1 模拟刀路9.2 校验刀路9.3 后置处理9.4 加工文档9.5 总结附录AA.1 Cimatron快捷键A.2 Cimatron主菜单参数设置A.3 FILE-SETUP设置A.4 NC常见旗标含义A.5 Cimatron数据转换A.6 数控加工工艺卡

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