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vhdl例化

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VHDL

PLC

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vhdl入门

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元件声明是对VHDL模块即底层设计,也是完整的VHDL设计的说明,使之可在其他被调用,元件声明可放在程序包中,也可在某个设计的构造体中声明   元件例化指元件的调用元件声明及元件例化的语法分别如下: 元件声明: component元件实体名 prot元件端口信息,同该元件实现时的实体的port部分 end compnent 元件例化: 例化名:实体名,即元件名port map端口列表   例如,在一个设计中调用一个模为10的计数器cntm10和一个七段译码器decode47构成如下电路,则该调用过程孥即元件例化 VHDL描述如下: library ieee use ieeestdlogic1164all entity cntvh10 is port rd ci clk   in stdlogic           co   out stdlogic           qout out stdlogicvector 6 downto 0 end cntvh10 architecture arch of cntvh10 is Component decode47 is port......

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