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单芯片宽带无线通讯系统设计技术之研究-总计划

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标签: 无线通讯单芯片

摘要:随着半导体制程的精进,单芯片系统(SOC)已成为未来的趋势,单芯片系统可以整合各种不同的单元,针对不同的应用设计出适合于该系统的芯片,以期达到高效能、低功率及低成本之优势。目前信息产业中,无线通讯系统是一个快速成长的产业,可应用在手机、可携式产品和无线局域网络等等应用上,而在下一代的无线通讯系统中,将朝更高传输速度和低功率发展,在此整合计划中,我们所针对的是Beyond 3G(B3G)的无线通讯网路来做研究,特别是其中的单芯片系统相关技术,计划中分成五个子计划,分别针对系统中的重要单元最深入的研究,子计划一乃是探讨OFDM/CDMA接收机之基频架构,子计划二则尝试提出一应用于通讯系统中高效能低耗电之DSP架构,计划三特别针对系统中核心运算单元FFT做深入的研究,计划四中则是提出一layout driven之技术以映用于深次微米SOC设计,而计划五则是研究适合于无线网络传输的多媒体技术,我们的研究成果部分也已发表在国际期刊上。以下为个子计划的摘要,技术性细节请参阅个子计划之报告。

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單晶片寬頻無線通訊系統設計技術之研究 總計畫 The Study of SOC Design Technology for Wireless Broadband Communication System 計畫編號:NSC902218E009035 執行期限:90 年 8 月 1 日至 91 年 7 月 31 日 執行單位:國立交通大學電子工程學系 計畫主持人:李鎮宜Tel 03 5731849 Email cyleeccnctuedutw 計畫共同主持人:黃家齊任建葳陳紹基周景揚 一中文摘要 隨著半導體製程的精進,單晶片系統 SOC已成為未來的趨勢,單晶片系統可 以整合各種不同的單元,針對不同的應用 設計出適合於該系統的晶片,以期達到高 效能低功率及低成本之優勢目前資訊 產業中,無線通訊系統是一個快速成長的 產業,可應用在手機可攜式產品和無線 區域網路等等應用上,而在下一代的無線 通訊系統中,將朝更高傳輸速度和低功率 發展,在此整合計畫中,我們所針對的是 Beyond 3G B3G的無線通訊網路來做研 究,特別是其中的單晶片系統相關技術, 計畫中分成五個子計畫,分別針對系統中 的重......

單晶片寬頻無線通訊系統設計技術之研究— 總計畫 The Study of SOC Design Technology for Wireless Broadband Communication System 計畫編號:NSC90-2218-E-009-035 執行期限:90 年 8 月 1 日至 91 年 7 月 31 日 執行單位:國立交通大學電子工程學系 計畫主持人:李鎮宜、Tel: (03) 5731849; Email: cylee@cc.nctu.edu.tw 計畫共同主持人:黃家齊、任建葳、陳紹基、周景揚 一、中文摘要 隨著半導體製程的精進,單晶片系統 (SOC)已成為未來的趨勢,單晶片系統可 以整合各種不同的單元,針對不同的應用 設計出適合於該系統的晶片,以期達到高 效能、低功率及低成本之優勢。目前資訊 產業中,無線通訊系統是一個快速成長的 產業,可應用在手機、可攜式產品和無線 區域網路等等應用上,而在下一代的無線 通訊系統中,將朝更高傳輸速度和低功率 發展,在此整合計畫中,我們所針對的是 Beyond 3G (B3G)的無線通訊網路來做研 究,特別是其中的單晶片系統相關技術, 計畫中分成五個子計畫,分別針對系統中 的重要單元最深入的研究,子計畫一乃是 探討 OFDM/CDMA 接收機之基頻架構, 子計畫二則嘗試提出一應用於通訊系統中 高效能低耗電之 DSP 架構,計畫三特別針 對系統中核心運算單元 FFT 做深入的研 究,計畫四中則是提出一 layout driven 之 技術以映用於深次微米 SOC 設計,而計畫 五則是研究適合於無線網路傳輸的多媒體 技術,我們的研究成果部分也已發表在國 際期刊上。以下為個子計畫的摘要,技術 性細節請參閱個子計畫之報告。 英文摘要: With the rapid progress of semiconductor technology, the System-on-a-chip (SOC) becomes the mainstream of future system. low power and SOC can integrate various function units into a single chip according to the demand of various applications. It can realize a high performance, low cost system. Currently, wireless communication system is a rapid grows field in IT industry. The applications include mobile phone, handheld device and wireless LAN. The research is focus on higher data rate and lower power in next generation wireless communication system. In this project, our research is focus on the Beyond 3G (B3G) wireless communication system, especially the SOC related technologies. The project has divided into five sub-projects, and each sub-project is focus on the key technologies in the system. In first project, we study the OFDM/CDMA receiver baseband processor architecture. In second project, we propose a high performance and low power DSP, which wireless communication system. And in third project, we focus on the key computation unit FFT in the system kernel. As for fourth project, a layout driven datapath complier technology is proposed to apply on deep sub-micron SOC design. Finally, the multimedia wireless transmission technology is studied in fifth project. We have developed some technology and some of them have been published on journals. Below is the research summary of each sub-project. For more details, please refer the report attached in this project. suitable the international is for 二、 子計畫相關研究發展成果 I 1. 子計畫一:以垂直正交多工調變為基礎 之下一代蜂巢行動通訊系統之研究 (計 畫編號:NSC90-2218-E-009-036) 下一代的蜂巢式行動通訊系統必須提 供高速資訊傳輸之無線網路應用。而最可 能 使 用 之 無 線 多 重 進 階 方 式 為 OFDM/CDMA 。 此 子 計 畫 中 將 探 討 OFDM/CDMA 下鏈接收機之基頻架構設 計及系統效能。這個接收機除了具有訊號 偵測功能,還包含通道估計功能。訊號偵 測的部分需要設計一個通道等化器與決策 器。其中通道等化器主要有最大比例合併 等化器(Maximum ratio combination)、強 制歸零等化器(Zero forcing)、部份等化 器(Partial equalizer)、最小均方差等化器 (MMSE)與相同增益合併等化器(Equal gain combination)等五種。本計畫研究各 種等化器之效能以應用在下鏈接收機之架 構。在通道估計方面我們是使用一已知的 領航訊號(pilot signal),利用 FFT 匹配濾波 器(FFT Matched filter)觀念與移動平均的 技術來完成。 2. 子計畫二:低功率數位訊號處理器矽產 核心(計畫編號:NSC90-2218-E-009-037) 此子計畫目標為設計一個應用在無線 通 訊 的 可 程 式 化 數 位 訊 號 處 理 器 (programmable DSP, or DSP processor),本 年度計畫完成的項目包括了新一代 DSP 處理器的相關資料搜集與整理、提出了一 個可變長度的超長指令集 DSP 處理器架 構,同時也提供單一指令多重資料(SIMD) 處理的能力,我們也完成了其指令集模擬 器及其應用於數個重要的數位訊號處理應 用 的 效 能 評 估 ( 包 含 DLMS 、 motion estimation、Viterbi decoding)。 2 此 DSP 處理器核心主要是能支援 DAB 及 DVB-T 基頻運算處理的要求,其重要的特 色有以下幾個:(1)高速度:高於 2,000 MOPS的運算能力(16位元資料在 200MHz 的 工 作 頻 率 下 ) , (2) 低 功 率 , 低 於 1mW/MOP,(3) 可變長度之超長指令架構 (variable-length VLIW; 使 用 多 個 基 本 的 16-bit 指 令 組 成 )(4) 提 供 optional 及 user-defined (customized) 的指令空間(5) 可分解的(splittable)功能模組, 用來執行 SIMD 之動作,80-bit 的暫存器組可以分割 為兩個 40-bit 的累加器(accumulators)或四 個 16-bit 的通用暫存器(6)具可再組、可延 展能力(包含了 customizable 的指令集設計 及 configurable 硬體加速器模組)(7) 提供 power-aware 的指令。高速度、低功率是無 線通訊基本要求。可重新組態之能力將提 供此處理器可以(1)支援多標準、多工作模 態,(2)具有架構台的差異性,(3)實體操作 環境的適應性(例如高雜訊環境)。此處理 器其他重要性能規格包括:32 位元定點資 料,具 SIMD 與次字元平行度的能力,不 同 長 度 指 令 集 , 高 程 式 碼 密 度 , 並 採 用.18um CMOS 製程,提供高度的架構延 展性等。我們所開發的 DSP 智產核心將是 用於下一代無線通訊 SoC 的關鍵模組。 3. 子計畫三:高效能之快速傅立葉轉換 演算法架構設計及其在數位通信上的應 用(計畫編號:NSC90-2218-E-009-038) 本子計畫主要目標是針對正交分頻多 工通信系統中基頻收發機有關快速傅立業 及反快速傅立業轉換處理器的研究與設 計,由於傅立葉轉換廣泛運用在有線通訊 方面,如:ADSL、VDSL,在無線通訊方 面,如:DAB、DVB、802.11a 等等,均 是利用此一調變方法來達到高傳輸效率的 目的。但在 OFDM System 中,FFT Module 不論在計算上或硬體上的複雜度都非常龐 大,所以 Low Power 與 Low Cost 的考量是 必要的。在本計畫中,我們完成了數項成 果:(1) 各種快速傅立業轉換演算法的分 析與比較,(2) 各種快速傅立業轉換架構 的分析與比較,(3) 提出一可變長度、定 位(in place)單一 FFT 處理器架構,(4) 提 出非定位一 FFT 處理器架構,(5) 提出兩 個 FFT 係數(Twiddle factors)合成器架構。 此外為了簡化硬體複雜度我們也探討了 FFT 與 IFFT 硬體共用的方式,在位元長度 的選擇上經過精確度的模擬而選擇適當的 長度,並提出依方法減少 FFT 運算中所需 的係數暫存器大小。 4. 子計畫四: 單晶片系統上佈局驅動的 資料路徑編譯器之研究 (計畫編號: NSC90-2218-E-009-039) 在 B3G 的無線通訊系統中,如何設計 一個速度又快、面積又小的乘法器是非常 重要的,因為乘法器是系統中許多重要部 分如中央處理器(CPU)、數位訊號處理器 (DSP)、快速傅立業轉換器(FFT)裡的關鍵 元件。雖然自動產生乘法器這個主題已經 有很多相關研究,但是大部分的研究均採 用以 XOR 邏輯閘為最小單位的速度估計 方式,而這種方式當然是太過理想而不實 際的,尤其在深次微米時代。因此,在此 子計畫中我們研發一種以佈局考量為基礎 的乘法器自動產出機,它採用以基本元件 庫為基礎的速度估計方式,來取代過去以 XOR 邏輯閘為最小單位的速度估計方 式,同時,在合成(synthesis)的過程中,我 們還會將繞線所產生的延遲時間考慮在 內;至於速度最佳化的動作,我們將它合 併在元件放置(placement)的步驟中,以便 將整個電路的形狀一併考慮在內;而最後 一級的加法器,我們則將它整合在樹狀行 距壓縮(column compression tree)的電路中 一併產生,以更加簡化它的結構。藉由這 種 整 合 了 合 成 、 元 件 放 置 及 重 合 成 (resynthesis)三大步驟的新式乘法器產生 流程所產生的乘法器,由於已經將實際佈 局狀況的因素考慮在內,能夠比傳統流程 所產生的乘法器有更好的表現。這種以佈 局考量為基礎的乘法器自動產出機不但可 用在子計畫三中來自動產出高效能快速傅 立業轉換器,也可在子計畫二中用來自動 產出低功率數位訊號處理器。 5. 子計畫五: 無線多媒體傳輸與基頻電 路 設 計 之 研 究 ( 計 畫 編 號 : NSC90-2218-E-009-040) 在此子計畫中多媒體傳輸方面,我們 主要針對目前熱門的 3D 電腦繪圖做探 討,在 3D 電腦繪圖的資料傳輸端,由於 大部分的物體多是以多邊形來表示,此部 分的資料量會隨著物體的多寡及複雜度而 暴增,因此並不符合多媒體傳輸的精神, 因此我們採用另一種物體表現的方式貝茲 曲線(Bezier curve),因為曲線是使用參數 是來表示物體的外觀,因此可以大幅縮減 所需要的資料量,並且可以做 quality of service 的控制,正好符合網路傳輸的需 求,在此我們提出一適合於硬體實現的曲 線拆解(tessellation)演算法和硬體單元,使 其能整合進現有的繪圖處理器,達到多媒 體傳輸的需求。此外我們更針對後級繪圖 單元提出一頻寬降低的技術,我們結合了 之 前 所 提 出 的 階 層 式 Z-buffer 和 描 繪 (Rasterization)單元,提出一 visibility driven rasterization 的方法,使得描繪硬體在運作 時也可將一些不需要的點消除,此單元可 大幅將低後面運算所需的頻寬以及不必要 的運算,使得 3D 電腦繪圖可以在較低的 硬體資源上實現。 另外在無線通訊系統中,錯誤更正 (Forward Error Correction,簡稱 FEC)主 要是用來保護數位資料,使其不會因為人 為破壞或是傳輸過程當中發生錯誤而喪 失。而從不同應用的規格中,錯誤更正機 制 主 要 由 四 個 單 元 所 組 成 : Randomization 、 Reed-Solomon coding 、 3 Interleaving 以及 Trellis coding。在其他的 應用如無線區域網路 Hiper LAN 或者 IEEE 802.11a 的規格中,整個 FEC 機制由 Randomization 、 Trellis coding 跟 Interleaving 所組成;而在光碟、數位影音 光碟 DVD 或者光纖通訊應用上則僅選用 Interleaving 以及 Reed-Solomon coding 來 作為 FEC 機制。換句話說,大多數實際應 用的 FEC 機制中,使用之基本運算單元通 常大同小異,並且這些差異可以用參數化 的方式表現出來。藉由 FEC 運算的特性, 我們定義出其專屬之特殊指令集,並且提 出一個可以符合大多規格且複雜度低的多 模式錯誤更正處理器,除了可以降低新光 罩的成本,也可以當作加速 SOC 系統應用 之 FEC Co-processor。 三、總計畫整合概況 考量到整合性計畫的進行,我們採取 每兩週舉行一次會議,出席人員包含五個 子計畫之所有人員,每次皆針對 Wireless broadband communication system 相關的議 題進行報告與討論,達到研究交流與分享 的目的,並檢視整體計畫進行的進度,此 外為方便個別子計畫成果的共享,我們建 立 了 計 畫 的 網 頁 (http://si2.ee.nctu.edu.tw/4gwireless/membe r/),來放置相關的會議內容。 四、結論與討論 無線寬頻通訊系統之單晶片系統所包 含的技術涵蓋範圍很廣,在此計畫中我們 選擇了五個重要的部分分別於各個子計畫 中執行,此計畫中個別子計畫皆有不錯的 成果,且部分技術可交互運用,日後我們 希望能靠此計畫所建立的技術應用於通訊 系統設計中,並進而實現整個寬頻無線通 訊單晶片系統。此總計畫已完成預估之進 度,其中部份研究成果已發表在國際會議 或期刊論文[1-7],其他部份仍陸續整理投 4 稿中。 五、發表文獻 [1] T. J. Lin and C. W. Jen, “CASCADE – Configurable and Scalable DSP Environment,” International Conference on Circuits and Systems (ISCAS’02), May 2002 [2] Cheng-Yeh Wang, Ya-Chi Yang and Jing-Yang Jou, "An Automatic Layout-Driven Multiplier Generator," the 13th VLSI Design/CAD Symposium, Hsinchu, August 2002. [3]Hsie-Chia Chang, Chien-Ching Lin, and Chen-Yi Lee, “A low-power design for the Reed-Solomon decoder,” accepted by Journal of Circuits, Systems, and Computers . [4] Cheng-Hsien Chen, and Chen-Yi Lee, “Reduce the memory bandwidth of 3D graphics hardware with a novel rasterizer”, accepted by Journal of Circuits, Systems, and Computers [5] Hsie-Chia Chang, Chien-Ching Lin, and Chen-Yi Lee, “A low-power Reed-Solomon decoder for STM-16 optical communications,” IEEE ASIA Pacific Conf. on ASICs (AP-ASIC), August 2002. [6] Hsie-Chia Chang, Ching-Che Chung, Chien-Ching Lin, and Chen-Yi Lee, “A 300MHz Reed-Solomon decoder chip using inversionless decomposed architecture for Euclidean algorithm,” 28th European Solid-State Circuits Conf. (ESSCIRC), September 2002. [7] Cheng-Hsien Chen, and Chen-Yi Lee, “Two-Level Hierarchical Z-Buffer for 3D Graphics Hardware”, Proceedings of IEEE International Symposium on Circuits and Systems, vol. 2, pp. 253– 256, 2002. [8] Cheng-yeh Wang, Ya-chi Yang and Jing-yang Jou, “Layout-driven Automatic Multiplier Generation,” submitted to IEEE Trans. on VLSI. [9] Cheng-Yeh Wang, Chaobin Lin, Ya-Chi Yang and Jing-Yang Jou, “An Effective Multiplier Resynthesis Technique,” submitted to IEEE International Symposium on Circuits and Systems. [10] Cheng-Yeh Wang, Ya-Chi Yang and Jing-Yang Jou, “An Effective Physical Synthesis Technique for Multiplier,” submitted to International symposium on VLSI technology, systems, and applications.
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