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用Verilog实现基于FPGA的通用分频器

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标签: 用Verilog实现基于FPGA的通用分频器

在复杂数字逻辑电路设计中,经常会用到多个不同的时钟信号。介绍一种通用的分频器,可实现2~256 之间的任意奇数、偶数、半整数分频。首先简要介绍了FPGA 器件的特点和应用范围。接着介绍了通用分频器的基本原理和分类,并以分频比为奇数7 和半整数6.5 的分频器设计为例,介绍了在QuartusII开发软件下,利用Verilog硬件描述语言来设计数字逻辑电路的过程和方法。在数字逻辑电路设计中,分频器是一种基本电路。我们常会遇到偶数分频、奇数分频、半整数分频等,在同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构成各种形式的偶数分频和奇数分频,实现较为简单。但对半整数分频分频实现较为困难。但在某些场合下,时钟源与所需的频率不成整数倍关系,此时可采用小数分频器进行分频。例如:时钟源信号为130MHz,而电路中需要产生一个20MHz 的时钟信号,其分频比为6.5,因此根据不同设计的需要,本文利用Verilog 硬件描述语言,通过MAX+plus II 开发平台,使用Altera 公司的FLEX 系列EPF10K10LC84-3 型FPGA,设计了一种能够满足上述各种要求的较为通用的分频器。

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