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基于SystemVerilog语言的验证方法学介绍

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  • 日期: 2013-09-22
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标签: VerilogSystem验证方法

    文章主要介绍《VMM for SystemVerilog》一书描述的如何利用SystemVerilog语言,采用验证方法学以及验证库开发出先进验证环境。文章分为四部分,第一部分概述了用SystemVerilog语言验证复杂SoC的基本方法。第二部分主要介绍使用先进验证技术进行RTL验证并定义一个能在项目之间进行验证单元重用的分层验证平台结构。第三部分将涉及到系统级验证,包括SystemVerilog 与SystemC交互等方面。当与一个合适方法相结合,SystemVerilog提供了建立一个完整RTL以及系统级(ESL)验证环境需要的所有结构及特性。同时完全支持与System C或与一个以C为基础的软件测试环境交互。第四部分讨论验证所采用的验证策略,VMM方法学,以及利用《VMM for SystemVerilog》中定义的标准库来支持方法学。这些库涉及到文章中讨论的基本方法,XVC,XVC管理器,软件验证等方面。

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$(function(){ var appid = $(".select li a").data("channel"); $(".select li a").click(function(){ var appid = $(this).data("channel"); $('.select dt').html($(this).html()); $('#channel').val(appid); }) })