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高层级设计技术

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标签: 集成电路

一般地说,集成电路的设计过程可分为前端设计和后端设计两大阶段。  在前端设计阶段,根据用户与设计工程师一起确定设计要求实现功能与时序正确的逻辑网表。  在后端设计阶段,由逻辑网表产生相应的集成电路版图。   高层级设计技术是本公司设计超大规模集成电路的主要方法。相对于逻辑图输入的设计方法,高层级设计方法具有设计速度快,不依赖于特定工艺和时钟等优点。

文档内容节选

1 2 3 4 5 VHDL Verilog RTL EDA SoC SoC SystemonChip SoC IP IP IP IP IP SoC IP SoC IP ASIC IP ASIC IP IP IP EDA HSPICE EDA Cadence VerilogXLNCVerilogLeapfrog Verilog 5 VHDL Synopsys Avanti VSSDesign ComplierAmbit IC EDA Silicon Ensemble ......

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