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AD6 中VHDL设计及创建Testbench参考

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AD6 中VHDL设计及创建Testbench参考

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VHDL 语言设计参考 VHDL 是一种用于数字系统行为级描述的编程语言VHDL 具备了许多适合于电子器 件行为级描述的特性,无论是简单的逻辑门电路还是复杂的微处理器或用户自定制的器件 从而,VHDL 满足电路行为中电气特征诸如信号上升下降时间门延迟和功能的精确 描述并且利用 VHDL 仿真模型可以搭建更大的可仿真电路 VHDL 还是一种通用的可编程语言,就如同利用高级语言在计算机上编写复杂的设计程 序,VHDL 允许输入复杂电子电路的行为级设计,并实现自动电路综合或系统仿真同时, VHDL 也不同于高级语言,采用并发事件设计即在执行阶段内,每个语句行为是并行执行 的这一特性取决于硬件电路设计上固有的并行执行的特性 VHDL 最重要的应用之一就是设计电路的执行规范,语法规则与 Testbench 相一致 Testbench 是用于验证电路在时间上行为级描述的在任何时候,Testbench 都将作为 VHDL 设计项目的一个组成部分 注:符号 为付值操作符,表示将符号右边的数值给符号左边的变量 一个完整的 VHDL 设计项目至少要包含一个实体entity和结构体architec......

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