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PCB设计工程师必须会的基本功(N多经验文章-非常给力)

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 PCB设计工程师必须会的基本功(N多经验文章-非常给力)

文件包含:《混合信号PCB的分区设计》《PCB设计经验点滴》《印刷电路板的可靠性设计》《PCB业余制作方法和工艺流程》《高质量PCB设计》等

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coolbor工作室——PCB设计(经验文章)——印制线路板设计经验点滴 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 印制电路板的可靠性设计—地 线设计 印制电路板的可靠性设计-去耦 电容配置 印制电路板设计原则和搞干扰 措施 PCB业余制作基本方法和工艺流 程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗 ESD设计规则 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计 准则 印刷布线图的基本设计方法和 原则要求 值得注意的单片机控制板的设 计原则 高速PCB设计指南之一 印制线路板设计经验点滴 对于电子产品来说,印制线路板设计是其从电原理图变成一个具体产品必经的一道设计 工序,其设计的合理性与产品生产及产品质量紧密相关,而对于许多刚从事电子设计的 人员来说,在这方面经验较少,虽然已学会了印制线路板设计软件,但设计出的印制线 路板常有这样那样的问题,而许多电子刊物上少有这方面文章介绍,笔者曾多年从事印 制线路板设计的工作,在此将印制线路板设计的点滴经验与大家分享,希望能起到抛砖 引玉的作用。笔者的印制线路板设计软件早几年是TANGO,现在则使用PROTEL2.7 FOR WINDOWS。 板的布局: 1.  印制线路板上的元器件放置的通常顺序: 1.  放置与结构有紧密配合的固定位置的元器件,如电源插座、指示灯、开 关、连接件之类,这些器件放置好后用软件的LOCK 功能将其锁定,使之 以后不会被误移动; 2.  放置线路上的特殊元件和大的元器件,如发热元件、变压器、IC 等; 3.  放置小器件。 2.  元器件离板边缘的距离:可能的话所有的元器件均放置在离板的边缘3mm以内或 至少大于板厚,这是由于在大批量生产的流水线插件和进行波峰焊时,要提供给 导轨槽使用,同时也为了防止由于外形加工引起边缘部分的缺损,如果印制线路 板上元器件过多,不得已要超出3mm范围时,可以在板的边缘加上3mm的辅边,辅 边开V 形槽,在生产时用手掰断即可。 3.  高低压之间的隔离:在许多印制线路板上同时有高压电路和低压电路,高压电路 部分的元器件与低压部分要分隔开放置,隔离距离与要承受的耐压有关,通常情 file:///D|/Backup/我的文档/pcb布线经验总结精华/001.HTM[2009-6-8 8:39:54] coolbor工作室——PCB设计(经验文章)——印制线路板设计经验点滴 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 况下在2000kV时板上要距离2mm,在此之上以比例算还要加大,例如若要承受 3000V的耐压测试,则高低压线路之间的距离应在3.5mm以上,许多情况下为避免 爬电,还在印制线路板上的高低压之间开槽。 印制线路板的走线: 高速PCB设计指南之七 高速PCB设计指南之八 高速电子线路的信号完整性设 计(一) 高速电子线路的信号完整性设 计(二) 高速电子线路的信号完整性设 计(三) 布线技巧 编解码电路板设计指南 1.  印制导线的布设应尽可能的短,在高频回路中更应如此;印制导线的拐弯应成圆 角,而直角或尖角在高频电路和布线密度高的情况下会影响电气性能;当两面板 布线时,两面的导线宜相互垂直、斜交、或弯曲走线,避免相互平行,以减小寄 生耦合;作为电路的输入及输出用的印制导线应尽量避免相邻平行,以免发生回 授,在这些导线之间最好加接地线。 2.  印制导线的宽度:导线宽度应以能满足电气性能要求而又便于生产为宜,它的最 小值以承受的电流大小而定,但最小不宜小于0.2mm,在高密度、高精度的印制 线路中,导线宽度和间距一般可取0.3mm;导线宽度在大电流情况下还要考虑其 温升,单面板实验表明,当铜箔厚度为50μm、导线宽度1~1.5mm、通过电流2A 时,温升很小,因此,一般选用1~1.5mm宽度导线就可能满足设计要求而不致引 起温升;印制导线的公共地线应尽可能地粗,可能的话,使用大于2~3mm的线 条,这点在带有微处理器的电路中尤为重要,因为当地线过细时,由于流过的电 流的变化,地电位变动,微处理器定时信号的电平不稳,会使噪声容限劣化;在 DIP封装的IC脚间走线,可应用10-10与12-12原则,即当两脚间通过2根线时, 焊盘直径可设为50mil、线宽与线距都为10mil,当两脚间只通过1根线时,焊盘 直径可设为64mil、线宽与线距都为12mil。 3.  印制导线的间距:相邻导线间距必须能满足电气安全要求,而且为了便于操作和 生产,间距也应尽量宽些。最小间距至少要能适合承受的电压。这个电压一般包 括工作电压、附加波动电压以及其它原因引起的峰值电压。如果有关技术条件允 许导线之间存在某种程度的金属残粒,则其间距就会减小。因此设计者在考虑电 压时应把这种因素考虑进去。在布线密度较低时,信号线的间距可适当地加大, 对高、低电平悬殊的信号线应尽可能地短且加大间距。 4.  印制导线的屏蔽与接地:印制导线的公共地线,应尽量布置在印制线路板的边缘 部分。在印制线路板上应尽可能多地保留铜箔做地线,这样得到的屏蔽效果,比 一长条地线要好,传输线特性和屏蔽作用将得到改善,另外起到了减小分布电容 的作用。印制导线的公共地线最好形成环路或网状,这是因为当在同一块板上有 许多集成电路,特别是有耗电多的元件时,由于图形上的限制产生了接地电位 差,从而引起噪声容限的降低,当做成回路时,接地电位差减小。另外,接地和 电源的图形尽可能要与数据的流动方向平行,这是抑制噪声能力增强的秘诀;多 层印制线路板可采取其中若干层作屏蔽层,电源层、地线层均可视为屏蔽层,一 file:///D|/Backup/我的文档/pcb布线经验总结精华/001.HTM[2009-6-8 8:39:54] coolbor工作室——PCB设计(经验文章)——印制线路板设计经验点滴 般地线层和电源层设计在多层印制线路板的内层,信号线设计在内层和外层。 焊盘: 1.  焊盘的直径和内孔尺寸:焊盘的内孔尺寸必须从元件引线直径和公差尺寸以及搪 锡层厚度、孔径公差、孔金属化电镀层厚度等方面考虑,焊盘的内孔一般不小于 0.6mm,因为小于0.6mm的孔开模冲孔时不易加工,通常情况下以金属引脚直径值 加上0.2mm作为焊盘内孔直径,如电阻的金属引脚直径为0.5mm时,其焊盘内孔直 径对应为0.7mm,焊盘直径取决于内孔直径,如下表: 孔直径(mm) 0.4 0.5 0.6 0.8 1.0 1.2 1.6 2.0 焊盘直径(mm) 1.5 1.5 2 2.5 3.0 3.5 4   1.  当焊盘直径为1.5mm时,为了增加焊盘抗剥强度,可采用长不小于1.5mm,宽为 1.5mm和长圆形焊盘,此种焊盘在集成电路引脚焊盘中最常见。 2.  对于超出上表范围的焊盘直径可用下列公式选取: 1.  直径小于0.4mm的孔:D/d=0.5~3 2.  直径大于2mm的孔:D/d=1.5~2 3.  式中:(D-焊盘直径,d-内孔直径) 有关焊盘的其它注意点: 1.  焊盘内孔边缘到印制板边的距离要大于1mm ,这样可以避免加工时导致焊 盘缺损。 2.  焊盘的开口:有些器件是在经过波峰焊后补焊的,但由于经过波峰焊后焊 盘内孔被锡封住,使器件无法插下去,解决办法是在印制板加工时对该焊 盘开一小口,这样波峰焊时内孔就不会被封住,而且也不会影响正常的焊 接。 3.  焊盘补泪滴:当与焊盘连接的走线较细时,要将焊盘与走线之间的连接设 计成水滴状,这样的好处是焊盘不容易起皮,而是走线与焊盘不易断开。 4.  相邻的焊盘要避免成锐角或大面积的铜箔,成锐角会造成波峰焊困难,而 且有桥接的危险,大面积铜箔因散热过快会导致不易焊接。 file:///D|/Backup/我的文档/pcb布线经验总结精华/001.HTM[2009-6-8 8:39:54] coolbor工作室——PCB设计(经验文章)——印制线路板设计经验点滴 大面积敷铜:印制线路板上的大面积敷铜常用于两种作用,一种是散热,一种用于屏蔽 来减小干扰,初学者设计印制线路板时常犯的一个错误是大面积敷铜上没有开窗口,而 由于印制线路板板材的基板与铜箔间的粘合剂在浸焊或长时间受热时,会产生挥发性气 体无法排除,热量不易散发,以致产生铜箔膨胀,脱落现象。因此在使用大面积敷铜 时,应将其开窗口设计成网状。 跨接线的使用:在单面的印制线路板设计中,有些线路无法连接时,常会用到跨接线, 在初学者中,跨接线常是随意的,有长有短,这会给生产上带来不便。放置跨接线时, 其种类越少越好,通常情况下只设6mm,8mm,10mm三种,超出此范围的会给生产上带来 不便。 板材与板厚:印制线路板一般用覆箔层压板制成,常用的是覆铜箔层压板。板材选用时 要从电气性能、可靠性、加工工艺要求、经济指标等方面考虑,常用的覆铜箔层压板有 覆铜箔酚醛纸质层压板、覆铜箔环氧纸质层压板、覆铜箔环氧玻璃布层压板、覆铜箔环 氧酚醛玻璃布层压板、覆铜箔聚四氟乙烯玻璃布层压板和多层印制线路板用环氧玻璃布 等。由于环氧树脂与铜箔有极好的粘合力,因此铜箔的附着强度和工作温度较高,可以 在260℃的熔锡中浸焊而无起泡。环氧树脂浸渍的玻璃布层压板受潮湿的影响较小。超 高频印制线路最优良的材料是覆铜箔聚四氟乙烯玻璃布层压板。在有阻燃要求的电子设 备上,还要使用阻燃性覆铜箔层压板,其原理是由绝缘纸或玻璃布浸渍了不燃或难燃性 的树脂,使制得的覆铜箔酚醛纸质层压板、覆铜箔环氧纸质层压板、覆铜箔环氧玻璃布 层压板、覆铜箔环氧酚醛玻璃布层压板,除了具有同类覆铜箔层压板的相拟性能外,还 有阻燃性。 印制线路板的厚度应根据印制板的功能及所装元件的重量、印制板插座规格、印制板的 外形尺寸和所承受的机械负荷来决定。多层印制板总厚度及各层间厚度的分配应根据电 气和结构性能的需要以及覆箔板的标准规格来选取。常见的印制线路板厚度有 0.5mm、1mm、1.5mm、2mm等。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/001.HTM[2009-6-8 8:39:54] coolbor工作室——PCB设计(经验文章)——混合信号PCB的分区设计(一) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 混合信号PCB的分区设计(一) 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 规则 嵌入式开关电源的PCB设计 混合信号电路PCB的设计很难,零件的布局、布线以及电源和地线的处理将影响到电路性 能和电磁相容性能。本文介绍的地和电源的分区设计能最佳化混合信号电路的性能。 如何降低数字信号和模拟信号的相互干扰呢?在设计之前必须了解电磁相容(EMC)的两个 基本原则:第一个原则是尽可能降低电流回路的面积;第二个原则是系统只采取一个参考 面。相反如果系统存在两个参考面,就有可能形成一个偶极天线(注:小型偶极天线的辐 射大小与线的长度,流过电流的大小的频率成正比);而如果信号不能由尽可能小的环路 返回,就有可能形成一个大的环状天线(注:大型环状天线的辐射大小与环路面积,流过 环路的电流大小及频率的平方成正比)。在设计中要尽可能避免这两种情况。 有人建议将混合信号电路板上的数字地和模拟地分开,这样能实现数字地与模拟地之间的 隔离。尽管这种方法可行,但是存在很多潜在的问题,在复杂的大系统中问题尤其突出。 一旦跨越分割间隙布线,电磁辐射和信号串扰会急剧增加。在PCB设计中最常见的问题就 是信号线跨越分割地或电源而产生EMI问题。 确保信号完整性的电路板设计准则 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 如图1所示,我们采用上述分割方法,而且信号线跨越了两地间的间隙,信号返回的路径 是什么呢?假定被分割的两个地在某处连在一起(通常情况下是在某个位置单点连接), file:///D|/Backup/我的文档/pcb布线经验总结精华/002.HTM[2009-6-8 8:40:17] coolbor工作室——PCB设计(经验文章)——混合信号PCB的分区设计(一) 高速PCB设计指南之八 高速电子线路的信号完整性设计(一) 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 布线技巧 编解码电路板设计指南 在这种情况下,地电流将形成一个大的环路,流经大环路的高频电流会产生辐射和很高的 地电感,如果流过环路的是低电平模拟电流,该电流很容易受到外部信号干扰。最糟糕的 是当把分割地在电源处连接在一起时,将形成一个非常大的电流环路。另外,模拟地和数 字地由一个长导线连接在一起会构成偶极天线。了解电流回流到地的路径和方式是最佳化 混合信号电路板设计的关键。许多设计工程师仅仅考虑信号流从何处流过,而忽略了电流 的具体的路径。如果必须对地线层进行分割,而且必须由分割之间的间隙布线,可以先在 被分割的地之间进行单点连接,形成两个地之间的连接桥,然后由该连接桥布线。这样, 在每一个信号线的下方都能够提供一个直接的电流回流路径,从而使形成的环路面积很 小。 采用光隔离元件或变压器也能实现信号跨越分割间隙。对于前者,跨越分割间隙的是光信 号;在采用变压器的情况下,跨越分割间隙的是磁场。还有一种可行的方法是采用差分信 号:信号从一条线流入从另一条信号线返回,这种情况下,不需要地作为回流路径。 要深入探讨数字信号对模拟信号的干扰必须先了解高频电流的特性。高频电流总是选择阻 抗最小(电感最低),直接位于信号下方的路径,因此返回电流会流过邻近的电路层,而 无论这个邻近层是电源层还是地线层。 在实际工作中一般使用统一地,而将PCB分区为模拟信号部分和数字信号部分。模拟信号 在电路板所有层的模拟区内布线,而数字信号在数字电路区内布线。在这种情况下,数字 信号返回电流不会流入到模拟信号的地方。只有将数字信号布在电路板的模拟信号部分或 者将模拟信号布线在数字信号部分上时,才会出现数字信号对模拟信号的干扰。出现这种 问题并不是因为没有分割地,真正的原因是数字信号的布线不适当。 PCB设计采用统一地,由数字电路和模拟电路分区以及合适的信号布线,通常可以解决一 些比较困难的布局布线问题,同时也不会产生因地分割带来的一些潜在的麻烦。在这种情 况下,零件的布局的分区就成为决定设计优劣的关键。如果零件布局布线合理,数字地电 流将限制在电路板的数字部分,不会干扰模拟信号。对于这样的布线必须仔细检查和核 对,要保证百分之百遵守布线规则。否则,一条信号线走线不当就会破坏一个设计优良的 file:///D|/Backup/我的文档/pcb布线经验总结精华/002.HTM[2009-6-8 8:40:17] coolbor工作室——PCB设计(经验文章)——混合信号PCB的分区设计(一) 电路板。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/002.HTM[2009-6-8 8:40:17] coolbor工作室——PCB设计(经验文章)——混合信号PCB的分区设计(二) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 混合信号PCB的分区设计(二) 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 在将A/D转换器的模拟地和数字地管脚连接在一起时,大多数的A/D转换器厂商会建议: 将GND和DGND管脚由最短的引线连接到同一个低阻抗的地上(注:因为大多数A/D转换器 晶片内部没有将模拟地和数字地连接在一起,必须由外部管脚实现模拟地和数字地的连 接),任何与DGND连接的外部阻抗都会由寄生电容将更多的数位噪声耦合至IC内部的模拟 电路上。按照这个建议,需要的A/D转换器的AGND和DGND管脚都连接到模拟地上,但这种 方法会产生诸如数字信号去耦电容的接地端应该接到数字地还是模拟地的问题。如果系统 仅有一个A/D转换器,上面的问题就很容易解决。 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 规则 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 如图3所示,将地分割开,在A/D转换器的下面把模拟地和数字地部分连接在一起。采取 这种方法时,必须保证两个地之间的连接桥宽度与IC等宽,并且任何信号线都不能跨越分 割间隙。 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 如果系统中A/D转换器较多,例如10个A/D转换器怎么连接呢?如果在每一个A/D转换器的 下面都将模拟地和数字地连接在一起,则产生多点相连,模拟地和数字地之间的隔离就毫 无意义。而如果不这样连接,就违返了厂商的要求。最好的方法是开始时就用统一地,如 图4所示,将统一的地分为模拟部分和数字部分。 file:///D|/Backup/我的文档/pcb布线经验总结精华/003.HTM[2009-6-8 8:40:26] coolbor工作室——PCB设计(经验文章)——混合信号PCB的分区设计(二) 高速PCB设计指南之八 高速电子线路的信号完整性设计(一) 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 布线技巧 编解码电路板设计指南 这样的布局布线既满足了IC元件厂商对模拟地和数字地管脚低阻抗连接的要求,同时又不 会形成环路天线或偶极天线而产生EMC问题。 如果对混合信号PCB设计采用统一地的做法心存疑问,可以采用地线层分割的方法对整个 电路板布局布线,在设计注意尽量使电路板在后边实验时易用间距小于1/2英寸的跳线或 0欧姆电阻将分割地连接在一起。 注意分区和布线,确保在所有的层上没有数字信号线位于模拟信号部分,也没有任何模拟 信号位于数字部分。而且,任何信号都不能跨越地间隙或是分割电源之间的间隙。要测试 该电路板的功能和EMC功能,然后将两个地由0欧姆电阻或跳线连接在一起,重新测试该 电路板的功能和EMC功能。比较测试结果,会发现几乎在所有的情况下,统一地的方案在 功能和EMC性能方面比分割地更优越。 分割地的方法还有吗? 在以下三种情况可以用到这种方法: 一些医疗设备要求在与病人连接的电路和系统之间的漏电流很低; 一些工业过程控制设备的输出可能连接到噪声很大而且功率高的机电设备上; 另外一种情况就是在PCB的布局受到特定限制时。 在混合信号PCB板上通常有独立的数字和模拟电源,能够而且应该采用分割电源面。但是 紧邻电源层的信号线不能跨越电源之间的间隙,而所有跨越该间隙的信号线都必须位于紧 邻大面积的电路层上。 在有些情况下,将模拟电源以PCB连接线而不是一个面来设计可以避免电源面的分割问 题。 混合信号PCB设计是一个复杂的过程,设计过程要注意以下几点: 1、将PCB分区为独立的模拟部分和数字部分。 2、 合适的零件布局。 3、 A/D转换器跨分区放置。 4、 不要对地进行分割。在电路板的模拟部分和数字部分下面设统一地。 file:///D|/Backup/我的文档/pcb布线经验总结精华/003.HTM[2009-6-8 8:40:26] coolbor工作室——PCB设计(经验文章)——混合信号PCB的分区设计(二) 5、 在电路板的所有层中,数字信号只能在电路板的数字部分布线,模拟信号只能在电 路板的模拟部分布线。 6、 实现模拟类比和数字电源分割。 7、 布线不能跨越分割电源面之间的间隙。 8、 必须跨越分割电源之间间隙的信号线要位于紧邻大面积地的布线层上。 9、 分析返回地电流实际流过的路径和方式。 10、采用正确的布线规则。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/003.HTM[2009-6-8 8:40:26] coolbor工作室——PCB设计(经验文章)——印制电路板的可靠性设计—地线设计 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 印制电路板的可靠性设计—地线设 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 计 目前电子器材用于各类电子设备和系统仍然以印制电路板为主要装配方式。实践证明,即 使电路原理图设计正确,印制电路板设计不当,也会对电子设备的可靠性产生不利影响。 例如,如果印制板两条细平行线靠得很近,则会形成信号波形的延迟,在传输线的终端形 成反射噪声。因此,在设计印制电路板的时候,应注意采用正确的方法。 地线设计 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 规则 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 在电子设备中,接地是控制干扰的重要方法。如能将接地和屏蔽正确结合起来使用,可解 决大部分干扰问题。电子设备中地线结构大致有系统地、机壳地(屏蔽地)、数字地(逻 辑地)和模拟地等。在地线设计中应注意以下几点: 1.正确选择单点接地与多点接地 在低频电路中,信号的工作频率小于1MHz,它的布线和器件间的电感影响较小,而接地电 路形成的环流对干扰影响较大,因而应采用一点接地。当信号工作频率大于10MHz时,地 线阻抗变得很大,此时应尽量降低地线阻抗,应采用就近多点接地。当工作频率在1~ 10MHz时,如果采用一点接地,其地线长度不应超过波长的1/20,否则应采用多点接地 法。 2.将数字电路与模拟电路分开 电路板上既有高速逻辑电路,又有线性电路,应使它们尽量分开,而两者的地线不要相 混,分别与电源端地线相连。要尽量加大线性电路的接地面积。 高速PCB设计指南之六 高速PCB设计指南之七 3.尽量加粗接地线 若接地线很细,接地电位则随电流的变化而变化,致使电子设备的定时信号电平不稳,抗 file:///D|/Backup/我的文档/pcb布线经验总结精华/004.HTM[2009-6-8 8:40:39] coolbor工作室——PCB设计(经验文章)——印制电路板的可靠性设计—地线设计 高速PCB设计指南之八 高速电子线路的信号完整性设计(一) 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 布线技巧 编解码电路板设计指南 噪声性能变坏。因此应将接地线尽量加粗,使它能通过三位于印制电路板的允许电流。如 有可能,接地线的宽度应大于3mm。 4.将接地线构成闭环路 设计只由数字电路组成的印制电路板的地线系统时,将接地线做成闭环路可以明显的提高 抗噪声能力。其原因在于:印制电路板上有很多集成电路元件,尤其遇有耗电多的元件 时,因受接地线粗细的限制,会在地结上产生较大的电位差,引起抗噪声能力下降,若将 接地结构成环路,则会缩小电位差值,提高电子设备的抗噪声能力。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/004.HTM[2009-6-8 8:40:39] coolbor工作室——PCB设计(经验文章)——印制电路板的可靠性设计—去耦电容配置 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 印制电路板的可靠性设计—去耦电容配置 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 在直流电源回路中,负载的变化会引起电源噪声。例如在数字电路中,当电路从一个状态 转换为另一种状态时,就会在电源线上产生一个很大的尖峰电流,形成瞬变的噪声电压。 配置去耦电容可以抑制因负载变化而产生的噪声,是印制电路板的可靠性设计的一种常规 做法,配置原则如下: ●电源输入端跨接一个10~100uF的电解电容器,如果印制电路板的位置允许,采用 100uF以上的电解电容器的抗干扰效果会更好。 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 ●为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下 时,可每4~10个芯片配置一个1~10uF钽电解电容器,这种器件的高频阻抗特别小,在 500kHz~20MHz范围内阻抗小于1Ω,而且漏电流很小(0.5uA以下)。 电路板布局、布线和安装的抗ESD设计 规则 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 ●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件,应在芯片的电源 线(Vcc)和地线(GND)间直接接入去耦电容。 ●去耦电容的引线不能过长,特别是高频旁路电容不能带引线。 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 file:///D|/Backup/我的文档/pcb布线经验总结精华/005.HTM[2009-6-8 8:41:07] coolbor工作室——PCB设计(经验文章)——印制电路板的可靠性设计—去耦电容配置 高速PCB设计指南之八 高速电子线路的信号完整性设计(一) 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 布线技巧 编解码电路板设计指南 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/005.HTM[2009-6-8 8:41:07] coolbor工作室——PCB设计(经验文章)——印制电路板设计原则和抗干扰措施 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 印制电路板设计原则和抗干扰措施 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 规则 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 印制电路板(PCB)是电子产品中电路元件和器件的支撑件。它提供电路元件和器件之间的 电气连接。随着电于技术的飞速发展,PGB的密度越来越高。PCB设计的好坏对抗干扰能 力影响很大。因此,在进行PCB设计时。必须遵守PCB设计的一般原则,并应符合抗干扰 设计的要求。  PCB设计的一般原则要使电子电路获得最佳性能,元器件的布且及导线的布设是很重要 的。为了设计质量好、造价低的PCB。应遵循以下一般原则: 1. 布局首先,要考虑PCB尺寸大小。PCB尺寸过大时,印制线条长,阻抗增加,抗噪声能 力下降,成本也增加;过小,则散热不好,且邻近线条易受干扰。在确定PCB尺寸后。再 确定特殊元件的位置。最后,根据电路的功能单元,对电路的全部元器件进行布局。在确 定特殊元件的位置时要遵守以下原则: (1) 尽可能缩短高频元器件之间的连线,设法减少它们的分布参数和相互间的电磁干 扰。易受干扰的元器件不能相互挨得太近,输入和输出元件应尽量远离。 (2)某 些元器件或导线之间可能有较高的电位差,应加大它们之间的距离,以免放电引 出意外短路。带高电压的元器件应尽量布置在调试时手不易触及的地方。 (3) 重量超过15g的元器件、应当用支架加以固定,然后焊接。那些又大又重、发热量多 的元器件,不宜装在印制板上,而应装在整机的机箱底板上,且应考虑散热问题。热敏元 件应远离发热元件。 (4)对于电位器、可调电感线圈、可变电容器、微动开关等可调元件的布局应考虑整机的 结构要求。若是机内调节,应放在印制板上方便于调节的地方;若是机外调节,其位置要 与调节旋钮在机箱面板上的位置相适应。 (5)应留出印制扳定位孔及固定支架所占用的位置。根据电路的功能单元。对电路的全部 元器件进行布局时,要符合以下原则: 1)按照电路的流程安排各个功能电路单元的位置,使布局便于信号流通,并使信号尽可能 保持一致的方向。 file:///D|/Backup/我的文档/pcb布线经验总结精华/006.HTM[2009-6-8 8:41:06] coolbor工作室——PCB设计(经验文章)——印制电路板设计原则和抗干扰措施 高速PCB设计指南之八 高速电子线路的信号完整性设计(一) 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 布线技巧 编解码电路板设计指南 2)以每个功能电路的核心元件为中心,围绕它来进行布局。元器件应均匀、整齐、紧凑地 排列在PCB上。尽量减少和缩短各元器件之间的引线和连接。 3)在高频下工作的电路,要考虑元器件之间的分布参数。一般电路应尽可能使元器件平行 排列。这样,不但美观。而且装焊容易。易于批量生产。 4)位于电路板边缘的元器件,离电路板边缘一般不小于2mm。电路板的最佳形状为矩形。 长宽比为3:2成4:3。电路板面尺寸大于200x150mm时。应考虑电路板所受的机械强度。 2。布线 布线的原则如下; (1)输入输出端用的导线应尽量避免相邻平行。最好加线间地线,以免发生反馈藕合。 (2)印制摄导线的最小宽度主要由导线与绝缘基扳间的粘附强度和流过它们的电流值决 定。当铜箔厚度为0.05mm、宽度为1 ̄15mm 时。通过2A的电流,温度不会高于3℃,因 此。导线宽度为1.5mm可满足要求。对于集成电路,尤其是数字电路,通常选0.02 ̄0.3mm 导线宽度。当然,只要允许,还是尽可能用宽线。尤其是电源线和地线。导线的最小间距 主要由最坏情况下的线间绝缘电阻和击穿电压决定。对于集成电路,尤其是数字电路,只 要工艺允许,可使间距小至5 ̄8mm。 (3)印制导线拐弯处一般取圆弧形,而直角或夹角在高频电路中会影响电气性能。此外, 尽量避免使用大面积铜箔,否则,长时间受热时,易发生铜箔膨胀和脱落现象。必须用大 面积铜箔时,最好用栅格状。这样有利于排除铜箔与基板间粘合剂受热产生的挥发性气 体。  3.焊盘焊盘中心孔要比器件引线直径稍大一些。焊盘太大易形成虚焊。焊盘外径D一般不 小于(d+1.2)mm,其中d为引线孔径。对高密度的数字电路,焊盘最小直径可取 (d+1.0)mm。PCB及电路抗干扰措施印制电路板的抗干扰设计与具体电路有着密切的关系, 这里仅就PCB抗干扰设计的几项常用措施做一些说明。  (1)电源线设计根据印制线路板电流的大小,尽量加租电源线宽度,减少环路电阻。同 时、使电源线、 地线的走向和数据传递的方向一致,这样有助于增强抗噪声能力。  (2)地段设计地线设计的原则是: 1)数字地与模拟地分开。若线路板上既有逻辑电路又有线性电路,应使它们尽量分开。低 频电路的地应尽量采用单点并联接地,实际布线有困难时可部分串联后再并联接地。高频 电路宜采用多点串联接地,地线应短而租,高频元件周围尽量用栅格状大面积地箔。 2)接地线应尽量加粗。若接地线用很纫的线条,则接地电位随电流的变化而变化,使抗噪 性能降低。因此应将接地线加粗,使它能通过三倍于印制板上的允许电流。如有可能,接 地线应在2 ̄3mm以上。 3)接地线构成闭环路。只由数字电路组成的印制板,其接地电路布成团环路大多能提高抗 噪声能力。 (3)退藕电容配置PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕 电容。退藕电容的一般配置原则是: file:///D|/Backup/我的文档/pcb布线经验总结精华/006.HTM[2009-6-8 8:41:06] coolbor工作室——PCB设计(经验文章)——印制电路板设计原则和抗干扰措施 1)电源输入端跨接10  ̄ 100uf的电解电容器。如有可能,接100uF以上的更好。 2)原则上每个集成电路芯片都应布置一个0.01pF的瓷片电容,如遇印制板空隙不够,可每 4 ̄8个芯片布置一个1  ̄ 10pF的但电容。 3)对于抗噪能力弱、关断时电源变化大的器件,如RAM、ROM存储器件,应在芯片的电源线 和地线之间直接接入退藕电容。 4)电容引线不能太长,尤其是高频旁路电容不能有引线。此外,还应注意以下两点: 在印制板中有接触器、继电器、按钮等元件时。操作它们时均会产生较大火花放电,必须 采用附图所示的 RC电路来吸收放电电流。一般R取 1  ̄ 2K,C取2.2  ̄ 47UF。 CMOS的输入阻抗很高,且易受感应,因此在使用时对不用端要接地或接正电源。  ■ 本文摘自《电子世界》 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/006.HTM[2009-6-8 8:41:06] coolbor工作室——PCB设计(经验文章)——PCB业余制作基本方法和工艺流程 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 PCB业余制作基本方法和工艺流程 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 规则 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 一、印刷电路板基本制作方法 1.用复写纸将布线图复制到复铜墙铁壁板上:复制前应先用锉刀将复铜板四周边缘锉至平 直整齐,而且尺寸尽量与设计图纸尺寸相符,并将复写纸裁成与复铜板一样的尺寸,为了 防止在复制过程中产生图纸移动,故要求用胶纸将图纸左右两端与印刷板贴紧。 2.先用钻床将元件插孔钻好—一般插孔直径为0.9-1MM左右,可采用直径为1MM的钻头较 适中,如果钻孔太大将影响焊点质量,但对于少数元件脚较粗的插孔,例如电位器脚孔,则 需用直径为1.2MM以上的钻头钻孔。 3.贴胶纸:先用刀片将封箱胶纸切成0.5-2.0MM,3-4MM多种宽度的胶纸条后再进行贴胶, 贴胶时应根据线条所通过的电流大小及线条间的间隙来适当选择线条的宽容。一般只需采 用2-3种宽度即可,为了保证制作工艺水平,尽可能不要采用过宽或过窄,如需要钻孔的 线条其宽度应在1.5MM以上,才不致于在钻孔时将线条钻断,贴胶时还应注意控制各相邻 线条的间隙不要太小,否则容易造成线条间短接,贴胶时一定超过钻孔1MM左右,这样才 能保证焊接质量。 若采用电脑布图及常规制板技术,因设有焊盘,其焊盘直径分为0.05、0.062、0.07英寸 等多种尺寸供布图设计时选用,一般设计时大多数取直径为0.062英寸(即为1.55MM)左 右的焊盘;线条宽度不仅受插孔孔径的限制,也受到线条外邻近焊盘的限制。  4.对IC的脚位的定位要准确,钻孔时不要钻偏,故一般采用钻孔后贴胶的制板方式。 5.为了提高手工制版工艺水平,也可在插孔上设置圆形焊盘,这可采圆形贴胶片或采用油 漆先在孔位上制作圆形焊盘,待油漆干了,再进行贴线条,也可以采用油漆画线条,一般 可用鸭嘴笔作画线条工作。 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 二、印刷板制作工艺流程 制板工艺程序:修整板周边尺寸--复制--钻孔定位--贴胶--腐蚀--清洗--去胶--细砂纸 file:///D|/Backup/我的文档/pcb布线经验总结精华/007.HTM[2009-6-8 8:41:07] coolbor工作室——PCB设计(经验文章)——PCB业余制作基本方法和工艺流程 高速PCB设计指南之八 高速电子线路的信号完整性设计(一) 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 布线技巧 编解码电路板设计指南 擦光亮--涂松香水。 1.先将符合尺寸要求的复铜板表面用细砂纸擦光亮,再用复写纸将布线图复制到复铜板 上。 2.用直径1.0mm钻头钻孔、定位口,再进行贴胶(或上油漆)。 3.贴完胶后,应在板上垫放一张厚张,用手掌在上面压一压,其目的是使全部贴胶与复铜 板粘贴得更加牢靠。必要时还可用吹风筒加热,可使用权贴胶粘度加强,由于所用的贴胶 具很好的粘性,而且胶纸又薄,故采用这种贴胶进行制板,效果较好,一般是不须再作加 热处理。 4.腐蚀一般采用三氯化铁作腐蚀液,腐蚀速度与腐蚀液的浓度,温度及腐蚀过程中采取抖 动有关,为保证制板质量及提高腐蚀速度,可采用抖动和加热的方法。 5.腐蚀完成后,应用自来水冲洗干净,并将胶纸去掉,把印刷板抹干。 6.用细砂布将印刷板复铜面擦至光亮为止,然后立即涂上松香溶液。(涂松香水时应将印 刷电路板倾斜放轩再涂以松香水,以免松香水经钻孔流至背面)。 附注: (1)松香水的作用是防氧化,助焊及增加焊点的光亮度等;松香溶液是用松香粉末与酒精 或天寻水按一定比例配制面成,其浓度应适中,以用感有一定粘性即可。 (2)三氯化铁溶液对人体皮肤不会有不良影响,但三氯化若搞到衣服上或地面上,寻是难 以洗掉的,所以使用时一定要特别小心。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/007.HTM[2009-6-8 8:41:07] coolbor工作室——PCB设计(经验文章)——集成系统PCB板设计的新技术 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 集成系统PCB板设计的新技术 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 规则 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 康丹 概述 目前的电子设计大多是集成系统级设计,整个项目中既包含硬件整机设计又包含软件开 发。这种技术特点向电子工程师提出了新的挑战。首先,如何在设计早期将系统软硬件功 能划分得比较合理,形成有效的功能结构框架,以避免冗余循环过程;其次,如何在短时 间内设计出高性能高可靠的PCB板。因为软件的开发很大程度上依赖硬件的实现,只有保 证整机设计一次通过,才会更有效的缩短设计周期。本文论述在新的技术背景下,系统板 级设计的新特点及新策略。 众所周知,电子技术的发展日新月异,而这种变化的根源,主要一个因素来自芯片技术的 进步。半导体工艺日趋物理极限,现已达到深亚微米水平,超大规模电路成为芯片发展主 流。而这种工艺和规模的变化又带来了许多新的电子设计瓶颈,遍及整个电子业。板级设 计也受到了很大的冲击,最明显的一个变化是芯片封装的种类极大丰富,如 BGA,TQFP,PLCC等封装类型的涌现;其次,高密度引脚封装及小型化封装成为一种时 尚,以期实现整机产品小型化,如:MCM技术的广泛应用。另外,芯片工作频率的提高, 使系统工作频率的提高成为可能。 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 而这些变化必然给板级设计带来许多问题和挑战。首先,由于高密度引脚及引脚尺寸日趋 物理极限,导致低的布通率;其次,由于系统时钟频率的提高,引起的时序及信号完整性 问题;第三,工程师希望能在PC平台上用更好的工具完成复杂的高性能的设计。由此,我 们不难看出,PCB板设计有以下三种趋势: 高速PCB设计指南之六 高速PCB设计指南之七 · 高速数字电路(即高时钟频率及快速边沿)的设计成为主流。 file:///D|/Backup/我的文档/pcb布线经验总结精华/008.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——集成系统PCB板设计的新技术 高速PCB设计指南之八 高速电子线路的信号完整性设计(一) · 产品小型化及高性能必须面对在同一块板上由于混合信号设计技术(即数字、模拟及 射频混合设计)所带来的分布效应问题。 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 布线技巧 编解码电路板设计指南 · 设计难度的提高,导致传统的设计流程及设计方法,以及PC上的CAD工具很难胜任当 前的技术挑战,因此,EDA软件工具平台从UNIX转移到NT平台成为业界公认的一种趋势。 高速数字系统PCB板解决方案 一般情况下,当信号的互连延迟大于边沿信号翻转阀值时间的20%时,板上的信号导线就 会显示出传输线效应,即连线不再是显示集总参数的单纯的导线性能,而是呈现分布参数 效应,这种设计即为高速设计。 在高速数字系统设计中,设计者必须解决由寄生参数所导致的错误翻转及信号失真问题- 即时序和信号完整性问题。目前这也是高速电路设计者必须解决的瓶颈问题。 传统的物理规则驱动 我们可以发现在传统的高速电路设计中,电气规则设定和物理规则设定是分开的。这就带 来了以下的缺陷: · 在设计早期工程师不得不花费很多精力进行详尽的前后端(即,逻辑建立-物理实 现)分析,以规划出满足电气需求的物理布线策略。 ·高速效应是一个复杂的课题,不能简单的通过布线长度及并行线的控制达到预期的效 果。 · 设计者必然会面对这样的困境,带有假象成分的物理规则在实际布线中根本不适用, 他不得不反复进行规则修改,使其具有实用价值。 · 当布线完成之后,可以用后验证工具进行分析。但如果发现问题,工程师必须返回到 设计中,进行结构或规则的调整。这是一个循环的冗余过程。必然会影响产品上市时间。 · 当设计中仅有几根或几十根关键线网时,物理规则驱动可以很好的完成设计任务;但 当设计中几百根,甚至几千根线网时,物理规则驱动的方法就根本无法胜任设计任务。 电子技术的发展呼唤新方法、新工具出现,来解决设计面临的瓶颈问题。为解决物理规则 驱动高速设计的缺陷,业界从事高速数字电路设计EDA工具研发的有识之士,在三年前提 出了实时电气规则驱动物理布局布线的构想,从设计思想上对高速数字设计流程进行了改 革。 全新的电气规则驱动:互连综合 file:///D|/Backup/我的文档/pcb布线经验总结精华/008.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——集成系统PCB板设计的新技术 · 互联综合是实时电气规则驱动方法的一个典型术语,即在物理布局布线过程中,互联 综合器实时根据电气规则约束条件,进行分析,提取出满足设计者要求的布线策略,使设 计一次通过成功。这种方法通过互联综合将电气需求和物理实现精确的集成起来,从根本 上消除物理规则驱动方法的缺陷。 互联综合流程如下: · 在工具中输入噪声约束及时序约束规则; · 时序控制布局,使之满足时序约束要求; · 执行信号完整性预优化; · 板级综合,确保关键线网满足电气需求; · 完成普通线网的布线; · 布线综合优化。 通过电气规则驱动的方法就能有效的在设计布局布线之前进行质量评估,检测信号失真情 况,确定匹配的线网拓扑结构及恰当的终端匹配结构和阻值。在完成布局布线后,可进行 后验证,用软件示波器直观的检测波形。对于这时所发现的时序及失真问题,可用布线综 合优化功能予以解决。 黄金工具组合及设计流程 现在有许多EDA厂商均可以提供高速系统PCB设计的EDA工具,帮助用户在这一领域中有效 的提高设计质量,缩短设计周期。在应用电气规则驱动方法的EDA系统板级工具中最具代 表性的当数美国Mentor Graphics公司ICX软件包。它最早提出了互联综合概念,也是目 前业界最成熟的工具组合。该软件包有目前业界流行的即插即用的特点,它可以集成在许 多厂商的PCB经典EDA设计流程中。 混合信号设计解决方案 由于设计小型化成为时尚,消费者需要高性能、低价位的商品,厂商为适应市场竞争,要 求研发人员在尽可能短的时间内,开发出不同种类、不同功能配置的高性能低成本的产 品,占领市场。这就带给设计者许多新的设计挑战。例如:在同一块基板上利用数模混合 技术,甚至射频技术,来实现设计小型化及提高产品功能的目的。风靡世界的手机就是一 个最典型的例子。 业界同样已有相应的解决方案-设计小组、并行设计、派生及设计复用是最典型的策略。 · 传统的串行设计 即电子工程师在完成全部前端电路设计之后,转交给物理板级设计者完成后端实现。设计 周期是电路设计及板级设计时间之和。 file:///D|/Backup/我的文档/pcb布线经验总结精华/008.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——集成系统PCB板设计的新技术 新颖的并行设计 在小型化成为设计主流思想及混合技术被广泛采纳之后,串行设计方法就有些落伍了。我 们必须从设计方法上进行革新,同时利用功能强大的EDA工具来辅助设计者进行设计,才 能适应及时上市的要求。众所周知,我们每个人不可能成为所有领域的专家,也不可能在 短时间内将所有工作完成得最好、最快。设计小组的概念,在这种背景下提出,并得以广 泛的应用。目前许多公司均采取设计小组的方法,合作进行产品开发。 即根据设计复杂程度及功能模块的不同,将整个设计划分成不同功能BLOCK块,由不同的 设计开发人员并行进行逻辑电路和PCB板设计;然后在设计顶层,将各个BLOCK块最终的 设计结果,以“器件”的方式调入,合成一块整板设计。这种方法称为PCB板设计复用。 通过这种方法我们不难看出,它可以极大的缩短设计周期,设计时间仅为用时最多的 BLOCK块的设计时间和后端接口连接处理的时间之和。 工具标准化和第三方工具集成 目前有许多厂商从事电子设计自动化(EDA)工具的开发工作,如 Cadence,Synopsis,Mentor Graphics为主要的EDA工具供应商;除此之外,还有许多其 他EDA厂商。EDA所涉及的领域很广泛,包括网络、通信、计算机、航天航空等。产品则 涉及系统板极设计、系统数字/中频模拟/数模混合/射频仿真设计、系统IC/ASIC/FPGA的 设计/仿真/验证、软硬件协同设计等。任何一家EDA供应商均很难提供满足各类用户的不 同设计需求的最强的设计流程。从市场占有来看,Cadence的强项产品为IC板图设计和服 务,Synopsis的强项产品为逻辑综合,Mentor Graphics的强项产品为PCB设计和深亚微 米IC设计验证和测试等。 毫无疑问,现代电子设计越来越依赖EDA工具和技术,EDA厂商则采用产品标准化的方法 来适应用户的这种需求,许多设计者在他的设计流程中采取多家公司的强项产品,组成最 佳的设计流程。 各EDA厂商纷纷提高自己的强项产品的兼容性和集成第三方产品的能 力,来适应用户的潜在需求。 派生技术 以民用产品为主的厂商,为适应不同层次用户的需求,往往需要开发不同功能、不同档次 的产品去占有市场。过去针对不同功能的产品开发,我们经常采用不同的设计流程来分别 实现,即用不同设计数据生产不同功能的板子来实现产品。缺点是成本加大及设计周期延 长,同时增加了产品人为的不可靠因素。 现在许多厂家采用派生技术来解决以上问题,即用同一个设计流程数据派生出不同功能系 file:///D|/Backup/我的文档/pcb布线经验总结精华/008.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——集成系统PCB板设计的新技术 列的产品,从而达到降低成本、提高质量的目的。 为了适应用户的这种需求,许多EDA厂商均在自己的产品中增加了派生规则检查(DRC) 功能,如:Mentor Graphics的Board Station,Zuken-Redac等,以Board Station为 例,它提供了完整的,从前端电路设计的派生功能模块分配,到后端的物理布局规则检 查、产生不同派生产品的元器件清单表、生产加工数据、光绘数据及加工装配图等,从而 彻底结束了这类设计困扰。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/008.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——印制线路板问题 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 印制线路板问题 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 问:前面介绍了有关单纯电阻的问题,的确一定存在一些电阻,其性能完全符合我们的预 料。请问一段导线的电阻会怎样呢? 答:情况不一样。大概你所指的是一段导线或者是起导线作用的印制线路板中的一段导电 带。由于室温超导体至今还没问世,所以任何一段金属导线都起到低阻值电阻 器的作用 (它也具有电容和电感的作用),这样必须考虑它对电路的影响。 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 规则 问:在小信号电路中一段很短的铜线所具有的电阻一定不重要吧? 答:让我们考虑输入阻抗为5kΩ的16位ADC。假定到ADC输入端的信号线由典型的印制线 路板(厚度为0.038 mm,宽度为0.25 mm)长度为10cm的导电带构成。在室温条件下它具有 约0.18 Ω的电阻,这个电阻稍小于5 kΩ×2×2 -16 ,在满度时会产生2 LSB的增益误 差,见图13.1。 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 file:///D|/Backup/我的文档/pcb布线经验总结精华/009.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——印制线路板问题 高速PCB设计指南之八 高速电子线路的信号完整性设计(一) 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 布线技巧 可以证明,假如印制线路板的导电带做得比较宽(实际上已经如此),则上述问题可能减 轻 。在模拟电路中通常使用比较宽的导电带为好,但是许多印制线路板的设计者(和印 制线路板设计程序)更喜欢采用最小宽度的导电带以便于信号线的布置。总之,在所有可 能出现问题的地方,计算导电带的电阻并分析其作用,这是非常重要的。 问:宽度过大的导电带与印制线路板背面的金属层构成的电容会有问题吗? 编解码电路板设计指南 答:问题很小。虽然由印制线路板的导电带构成的电容很重要(即使是低频电路也应引起 重视,因为低频电路也能产生高频寄生振荡),但总是应该先估算一下。如果不存在上述 情况,即使较宽的导电带形成很大的电容也不会带来问题(见图13.2)。倘若带来问题, 可去掉一小块接地平面的面积,以减小对地的电容。 问:这个问题先留一下!什么是接地平面? 答:假如一块印制线路板的整个一面(或者一块多层印制线路板的整个夹层)的铜箔用来 接地,那么这就是我们所说的接地平面。任何地线的排布都要使其具有尽可能小的电阻和 电感。倘若一个系统使用一个接地平面,那么它受接地噪声影响的可能性很小。另外接地 平面也具有屏蔽和散热的作用。 问:这里所说的接地平面对制造厂家来说很困难,对吗? 答:在20年前这方面确实有些问题。今天由于印制线路中的粘结剂、阻焊剂和波峰焊技术 的改进使制造接地平面已成为印制线路板的常规作业。 问:你说一个系统使用一个接地平面使其遭受地噪声的可能性很小,留下来的接地噪声问 题还有什么不能解决? 答:一个接地噪声系统的基本电路如图13.3所示。尽管有一个接地平面,但是其电阻和电 感却不为零——倘若外部电流源足够强,它将影响精密的信号。通过合理地排布印制线路 板,使大电流不能流到影响精密信号产生接地电压的区域,这个问题就能减到最小。有时 在接地平面上断开或开缝可以使大的接地电流从敏感区域改变流向,但是强行改变接地平 file:///D|/Backup/我的文档/pcb布线经验总结精华/009.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——印制线路板问题 面也能使信号绕道进入灵敏区域,所以这样的工艺技术必须小心使用。 问:怎样才能知道在一个接地平面上产生的电压降? 答:通常电压降可以测量到,但有时候可以根据接地平面材料的电阻(标称1盎司铜具有 0.45mΩ/□的电阻)和电流所经过的导电带的长度进行计算,不过计算可能很复杂。在直 流到低频(50kHz)范围内的电压可以用仪表放大器,如AMP202或AD620进行测量,如图 13.4所示。 放大器增益设定为1000,并连到灵敏度为5mV/div的示波器上。放大器可以用被测电路的 同一电源供电,或者用自身电源供电。但放大器的地假如与其电源地分开,则示波器必须 连接到所用电源电路的电源地。 接地平面上任意两点间的电阻可以用探头加到这两点上进行测量。放大器增益和示波器灵 敏度综合起来可使测量灵敏度达到5μV/div。放大器的噪声将增大示波器波形曲线的宽 度,大约为3μV,但还是有可能使测量的分辨率达到约1μV水平——这足够判别大多数接 地噪声,并且置信度可达80%。 问:有关上述测试方法应该注意什么? 答:任何交变磁场在探头引线上都会感应出电压来,这可以用探头相互短路来试验(并且 对地电阻提供一个偏流路径),观察示波器波形图。所观察到的交流波形就是由于感应所 产生的,可以用改变引线位置或设法消除磁场使其减少到最小。另外,保证放大器的地线 连接到系统的地线上也是很必要的。如果放大器设有这个连接就没有偏流返回路径,放大 器不能工作。接地还应该保证所用的接地方法不会干扰被测电路的电流分布。问:高频接 地噪声如何测量? file:///D|/Backup/我的文档/pcb布线经验总结精华/009.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——印制线路板问题 答:使用合适的宽频带仪表放大器测量高频接地噪声是很困难的,所以使用高频和甚高频 无源探头较为适当。它由铁氧体磁环(外径为6~8mm)组成,磁环上有两个线圈,每个线 圈6~10匝。为了构成一个高频隔离变压器,一个线圈连到频谱分析仪输入端,另一个线 圈连到探头。 测试方法与低频情况类似,但频谱分析仪用幅频特性曲线表示噪声。这与时域特性不同, 噪声源可以根据它们的频率特征很容易进行区别。此外使用频谱分析仪的灵敏度至少比使 用宽频带示波器高60 dB。 问:导线的电感是怎么一回事? 答:导线和印制线路板导电带的电感在较高频率时是不能忽略的。为了计算直导线和导电 带的电感,这里介绍两个近似方法。 例如1 cm长,0.25 mm宽的导电带形成的电感为10 nH,见图1315。 导线电感=0.0002Lln2LR-0.75 μH 例如:长1 cm外径0.5 mm的导线电感量为7.26 nH (2R=0.5 mm,L=1 cm)  导电带电感=0.0002Lln2LW+H+0.2235 W+HL+0.5μH 例如:长1cm宽0.25 mm印制线路板导电带的电感为9.59 nH( H=0.038mm,W=0.25 m m,L=1 cm)。 图1315 导线和导电带在高频条件下形成的电感  但是感抗与切割感应回路的寄生通量及感应电压相比通常小得多。回路面积必须被减到 最小,因为感应电压正比于回路面积。在线路接线使用双绞线时这一点很容易做到,见图 13.6(a)。 在印制线路板中,引线和返回路径应该靠近。很小的布线变化常常会把影响降到最小,见 file:///D|/Backup/我的文档/pcb布线经验总结精华/009.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——印制线路板问题 源A耦合到低能量回路B。  减少回路面积或增大耦合回路之间的距离将使影响减到最小。通常把回路面积减到最小并 且尽可能增大耦合回路之间的距离。有时需要磁场屏蔽,但费用很高且容易发生机械故 障,所以尽量避免使用。 问:在“应用工程师问答”中,经常提到集成电路的非理想行为。对于使用类似电阻器这 样的简单元件应该轻松一点儿,请你解释一下接近理想元件的情况。答:我只是希望电阻 器是一种理想元件,但电阻器引线端的不长的小圆柱作用恰恰类似一种纯电阻。实际电阻 器还包含虚部电阻分量——即电抗分量。大多数电阻器都具有与其电阻并联的小电容(典 型值 1~3 pF)。 虽然有些薄膜电阻器,在其电阻性薄膜中进 行螺旋槽式切割,多半是 电感性的,其感抗为几十或几百纳亨(nH),见图13.7。 当然,线绕电阻一般是电感性的 而不是电容性的(至少在低频情况下是这样)。线绕电阻器毕竟是由线圈构成的,所以线 绕电阻器具有几微亨(μH)或几十微亨的电感 这是很平常的,甚至所谓“无电感”线绕 电阻(其中有一半匝数线圈按顺时针方向缠,另一半线圈按照逆时针方向缠,以便使两半 线圈产生的电感互相抵消)也有1μH或更大的剩余电感 。对于大约在10kΩ以上的高阻值 线绕电阻,剩余电阻多半是电容性的而不是电感性的,而且其电容量高达10pF,高于标准 薄膜或合成型电阻器的电容量。当设计含有电阻器的高频电路时一定要认真地考虑这种电 抗。 file:///D|/Backup/我的文档/pcb布线经验总结精华/009.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——印制线路板问题 问:但你所介绍的许多电路都是用于直流或频率很低的精密测量,杂散电感和杂散电容在 这种应用中没有关系,对吗? 答:对。由于晶体管(不论是分立的晶体管还是集成电路内部的晶体管)都有很宽的频带 宽度,所以当这种电路末端是电抗性负载时,在几百或几千兆赫频带内有时可能出现振 荡。与振荡有关系的偏移和整流作用对低频精度和稳定性都会有坏的影响。 更糟的是,这种振荡在示波器上可能看不到,这或者是由于示波器带宽与这种被测的高频 振荡带宽相比太低,或者由于示波器的探头的电容量足够停止这种振荡。最好的方法是采 用宽频带(低频至1.5 GHz以上)频谱分析仪来检验系统有没有寄生振荡。当输入在整个动 态范围变化时,应该做这种检查,因为寄生振荡有时出现在输入频带很窄的范围内。问: 对于电阻器的电阻还有些什么问题吗? 答:电阻器的电阻不是固定的,而是随温度变化的。温度系数(TC)从几个ppm /°C(每摄 氏度百万分之一)变化到几千个ppm/°C。最稳定的电阻器是线绕电阻器或金属膜电阻 器,最差的电阻是合成碳膜电阻器。 大的温度系数有时很有用(以前的“应用工程师问答”中曾提到如何利用+ 3500 pp m/ °C电阻器来补偿结二极管特性方程中的kT/q)。但一般说来电阻随温度变化可能成为精 密电路中的一项误差源。 如果电路的精度取决于具有不同温度系数的两个电阻器的匹配,那么在一个温度条件下不 论匹配得多么好,在另一个温度条件下都不会匹配。即使两个电阻器的温度系数匹配,也 不能保证它们保持在相同的温度。由内部功耗产生的自热或从系统某一热源传导的外部热 量都会造成温度的失配,从而产生电阻。即使是高质量的线绕电阻器或金属膜电阻器受温 度影响产生的失配误差也有几百个(或者甚至几千个)ppm/℃。显而易见的解决方法是使 用的两个电阻器在制造时使它们都非常靠近同一个基体,这样不论什么时候都能很好地达 到系统精度匹配要求。这种基体可以是精密模拟集成电路的硅片,或者玻璃片或者金属薄 膜。无论是哪种基体,这两个电阻器在制造期间都匹配得好,具有匹配优良的温度系数, 而且处于几乎相同的温度(因为它们非常靠近)。 问:在对数电路设计中,常使用AD538实时模拟计算单元(ACU),其中需要“kT/q补偿电 file:///D|/Backup/我的文档/pcb布线经验总结精华/009.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——印制线路板问题 阻”。请解释一下? 答:AD538的接线方法如图13.8所示,V BE 是硅二极管PN结两端间的电压, 等于 (kT/q)ln(I/I REF ),其中I为PN结二极管的电流, I REF 为反向饱和电流, k/q为玻 尔兹曼常数与一个电子电荷电量之比(约为1/11605 K/V),T为开氏绝对温度。虽然使用 相似的等温结对来消除反向饱和电流受温度的影响,但是温度电压当量kT/q仍 与温度有 关。为消除应用中这种温度依赖性,必须在增益与PN结的绝对温度成反比的电路中采用对 数电压。在20°C附近的合适温度范围内,在上述电路中选用1 kΩ增益电阻,可得到大 约3 400 ppm/°C的正温度系数。 美国Tel Laboratories 和 Precision Resistor Co1Inc1 可提供温度系数约3 500 p pm/°C的电阻。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/009.HTM[2009-6-8 8:40:48] coolbor工作室——PCB设计(经验文章)——印制线路板高频电路布线技巧 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 印制线路板高频电路布线技巧 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 数字器件正朝着高速、低耗、小体积、高抗干扰性的方向发展,这一发展趋势对印刷电路 板的设计提出了很多新要求。Protel 软件在国内的应用已相当普遍,然而不少设计者仅 仅关注于Protel 软件的布通率,对Protel 软件为适应器件特性的变化所做的改进并未 用于设计中,这不仅使得软件资源浪费较严重,更使得很多新器件的优异性能难以发挥, 本文拟在简介高频电路布线一般要求的同时,以Protel for Windows V1.5 软件为例来 介绍一下高频电路布线时,Protel 软件能提供的一些特殊对策。 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 规则 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 (1)高频电路往往集成度较高,布线密度大,采用多层板既是布线所必须的,也是降低干 扰的有效手段。Protel for Windows V1.5 能提供16 个铜线层和4 个电源层,合理选择 层数能大幅度降低印板尺寸、能充分利用中间层来设置屏蔽、能更好地实现就近接地、能 有效地降低寄生电感、能有效缩短信号的传输长度、能大幅度地降低信号间的交叉干扰等 等。所有这些都对高频电路的可靠工作有利,有资料显示同种材料时,四层板要比双面板 的噪声低20dB, 但是板层数越高,制造工艺越复杂,成本越高。 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 (2)高速电路器件管脚间的引线弯折越少越好。高频电路布线的引线最好采用全直线,需 要转折可用45 度折线或圆弧转折。这种要求在低频电路中仅仅用于提高钢箔的固着强 度,而在高频电路中满足这一要求却可以减少高频信号对外的发射和相互间的耦合。用 Protel 布线时可在以下两处预先设置:一是在Options 菜单的Track Mode 子菜单中预 约以45 /90 Line 或90 ArcLine 方式布线;二是在Auto 菜单的Setup Autorouter 项所 打开的RoutingPasses 对话框中选定Add Arcs, 以便自动布线结束时使转角圆弧化。 高速PCB设计指南之六 高速PCB设计指南之七 (3)高频电路器件管脚间的引线越短越好。Protel 满足布线最短化的最有效手段是在自 file:///D|/Backup/我的文档/pcb布线经验总结精华/010.HTM[2009-6-8 8:40:49] coolbor工作室——PCB设计(经验文章)——印制线路板高频电路布线技巧 高速PCB设计指南之八 高速电子线路的信号完整性设计(一) 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 布线技巧 编解码电路板设计指南 动市线前对个别重点的高速网络进行布线预约,首先打开Netlst 菜单的Edit Net ,子 菜单会出现一个Change Net 对话框,把此对话框中的OptimizeMethod 布线优化模式选 为Shortest 最短化即可,其次从整体考虑元件布局时用Auto 中Placement Tools Shove 和Auto 中的Density(密度检查) 来对比调整使元件排列紧凑,并配合Netlist菜单中的 Length 功能和Info 菜单中的Lengthof selection 功能对所选定的需最短化的重点网络 进行布线长度测量。 (4) 高频电路器件管脚间的引线层间交替越少越好。所谓引线的层间交替越少越好是指 元件连接过程中所用的过孔Via 越少越好,据测一个过孔可带来约0.5 pF 的分布电容, 减少过孔数能显著提高速度,Protel 软件专门提供了这一功能它在Auto 菜单的Setup Autorouter 项所打开的RoutingPasses 对话框中有一个Advanced 栏目,把其中的 Smoothing 设为接通即可。 (5) 高频电路布线要注意信号线近距离平行走线所引入的交叉干扰。若无法避免平行分 布,可在平行信号线的反面布置大面积地来大幅度减少干扰,同一层内的平行走线几乎无 法避免,但是在相邻的两个层走线的方向务必取为相互垂直,这在Protel 中不难办到, 但却容易忽视,在Auto 菜单的SetupAutorouter 项所打开的Routing Lagers 对话框中 允许对每一层的走线方向进行预定,供预选的方向有三种Horizontal Vertical 和No Prefer ence ,不少用户习惯选用No Preference 无特定取向,认为这样布通率高,但 是在高频电路布线中最好在相邻层分别取水平和竖直布线交替进行,同一层内的平行走线 无法避免,但可以在印板反面大面积敷设地线来降低干扰这是针对常用的双面板而言,多 层板可利用中间的电源层来实现这一功能。Protel 软件过去只提供了简单的Fill 功能 来应付这种需求,现在Windows 下的Protel 除此之外还在Edit 菜单的Place 选项中提 供了更强大的放置Polygon Plane的功能,即多边形栅格条铜箔面。如果在放置它时就把 多边形取为整个印板的一个面,并把此栅格条与电路的GND 网络连通,那么该功能将能 实现整块电路板的某一面的铺铜操作,经过铺铜的电路板除能提高刚才所讲的高频抗干扰 能力外,还对散热、印板强度等有很大好处,另外在电路板金属机箱上的固定处若加上镀 锡栅条,不仅可以提高固定强度,保障接触良好,更可利用金属机箱构成合适的公共线。 在软件菜单中打开此功能后可见到一个Place Polygon Plane 对话框,它会问你是否要 把所放置的多边形栅格条与网络接通connect net, 若接通该项退出对话框时将提示你 给出欲接通的网络名,给定接通GND 网络将能起到屏蔽层的作用,同时还会问你铺铜的 图案是用水平条horizonta 、竖直条vertica 、还是栅格两者都选即可,选用栅格将会 有较好的屏蔽效果同时栅格网的尺寸习惯称作为目的确定依据所要重点屏蔽的干扰频率而 定。 file:///D|/Backup/我的文档/pcb布线经验总结精华/010.HTM[2009-6-8 8:40:49] coolbor工作室——PCB设计(经验文章)——印制线路板高频电路布线技巧 (6) 对特别重要的信号线或局部单元实施地线包围的措施。该措施在Protel软件中也能 自动实现,它就是Edit 菜单的Place 下的Outline Select edItems ,即绘制所选对象 的外轮廓线,利用此功能可以自动地对所选定的重要信号线进行所谓的包地处理,当然把 此功能用于时钟等单元局部进行包地处理对高速系统也将非常有益。 (7) 各类信号走线不能形成环路地线也不能形成电流环路。Protel 自动布线的走线原则 除了前面所讲的最短化原则外,还有基于X 方向、基于Y 方向和菊花状daisy 走线方 式,采用菊花状走线能有效避免布线时形成环路。具体可打开Netlist 菜单的Edit Net ,子菜单出现一个Change Net 对话框,把此对话框中的Optimize Method 布线优化模式 选为Daisy Chain即可。 (8) 每个集成电路块的附近应设置一个高频退耦电容。由于Protel 软件在自动放置元件 时并不考虑退耦电容与被退耦的集成电路间的位置关系,任由软件放置使两者相距太远, 退耦效果大打折扣,这时必须用手工移动元件Edit Move component 的办法,事先干预 两者位置使之靠近。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/010.HTM[2009-6-8 8:40:49] coolbor工作室——PCB设计(经验文章)——电子产品设计中的考虑种种 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 电子产品设计中的考虑种种 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 规则 本文摘自:EDN China  作者:吴竣 电子产品设计师正面临着比以往更艰巨的挑战;如何更快地去设计更多的功能、更小的体 积、性价比更高的产品。从根本上讲,时间就是市场,是推动电子产品进步的最潜在因 素。当电子产品生产周期变得比ASIC设计周期还短的时候,设计师不得不倾向于选用FPGA 芯片和其它同样能进行快速设计和现场可编程的芯片,比如专用标准器件ASSP,它们正逐 渐成为电子产品的核心。 随着电子产品功能的增多,其实现将慢慢变得非常困难并呈现不稳定性。这样,在设计的 初期如何保证产品结构的正确性就成为关键的关键。对体系结构的探测就成为解决这方面 问题的最有效手段。从产品的总体设计开始,选定合适的硬件平台,CPU、内存、总线等 各种器件及相应的参数,并在这个级别上完成软件模型的构建和软硬件共同设计。 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 验证过程是电子产品开发中的瓶颈之一。这困难来自软件内容的增加,特别是在嵌入式系 统中,在硬件原型平台上调试软件本身就是一项费时费力的工作。为此设计人员转向软硬 件系统协同仿真,以此在硬件原型获得之前进行基于接口的验证。但当软件代码增加到一 定程度,软硬件系统协同仿真就难以进行下去。最好的解决方案是软硬件工程师必须在设 计的开始阶段就进行协作。而这只有通过软件/硬件共同设计来完成,从最早的体系构造 到具体设计,验证从始至终贯穿各个阶段。 随着设计的深入,高速信号的危害日益突 出,它们的体现形式有很多种:失真的信号波形、时序问题、非预期的串扰、接地反射、 超强电磁辐射和电磁噪音。高速问题也是电子产品的另一个难题。 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 在工程项目组这个级别上,需要不同工种和学科的工程师从分散的工作方式集中到一起进 行共同设计,包括软件、硬件、机械、电子以及芯片、板级设计队伍。很多公司有位于不 同区域的专门工程的设计队伍,例如,软件开发在印度、内存设计在韩国,FPGA设计在美 file:///D|/Backup/我的文档/pcb布线经验总结精华/011.HTM[2009-6-8 8:40:50] coolbor工作室——PCB设计(经验文章)——电子产品设计中的考虑种种 高速PCB设计指南之八 高速电子线路的信号完整性设计(一) 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 布线技巧 编解码电路板设计指南 国,PCB设计在中国台湾省等。这种新的开发队伍结构需要强有力的开发工具支持,以达 到数据的共享和项目组的沟通。 上述所有问题在设计中转化为两方面:第一,无法预期的设计复杂度超出了人力设计所能 控制的领域,这使设计师不得不站在高一层次上来观察问题。第二,设计各环节存在着巨 大的"间隙",正是这种"间隙"给电子产品的设计带来了相当大的不确定性和各种技术问 题。比如,系统级设计自动化SLDA、电子设计自动化EDA、嵌入式软件工具EST和机械计 算机辅助设计MCAD是产品设计的各个环节,它们之间的协调以及对应学科工程师的交流 (如软硬件工程师、机械工程师、芯片或板设计工程师)在现阶段设计工具配合下都存在 着"间隙"。 如何解决这些问题?电子产品设计自动化(ePDA)是非常合适的方案。它是一个全新概念, 导引不同范畴的工具,如EDA、EST、MCAD和SLDA等协同工作。而这种新的解决方案满足的 是整个产品设计及验证过程的自动化,而不是仅仅面向一个或两个单独的流程,这是站在 一个更高层次的角度来观察问题。ePDA流程完整地再现了设计的全过程,它覆盖了设计各 环节或各阶段和各工程学科之间的"间隙"。设计问题解决后,所缺的就是单点工具和它 们的集成了。一般来说,系统设计重点应于体系探测,并使用行为级"C"语言来验证。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/011.HTM[2009-6-8 8:40:50] coolbor工作室——PCB设计(经验文章)——高质量设计 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 高质量PCB设计 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 本人多年从事模拟和数字电路设计,本文为关于PCB图布线的部分经验总结,文中内容主要适 置 用于高精度模拟系统或低频(<50MHz)数字系统。 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 1.元件布置 元件布置合理是设计出优质的PCB图的基本前提。关于元件布置的要求主要有安装、受力、受 热、信号、美观六方面的要求。 1.1.安装 指在具体的应用场合下,为了将电路板顺利安装进机箱、外壳、插槽,不致发生空间干涉、短 路等事故,并使指定接插件处于机箱或外壳上的指定位置而提出的一系列基本要求。这里不再 高质量PCB设计 赘述。  电路板布局、布线和安装的抗ESD设计 1.2.受力 规则 电路板应能承受安装和工作中所受的各种外力和震动。为此电路板应具有合理的形状,板上的 嵌入式开关电源的PCB设计 各种孔(螺钉孔、异型孔)的位置要合理安排。一般孔与板边距离至少要大于孔的直径。同时 确保信号完整性的电路板设计准则 还要注意异型孔造成的板的最薄弱截面也应具有足够的抗弯强度。板上直接"伸"出设备外壳的 印刷布线图的基本设计方法和原则要求 接插件尤其要合理固定,保证长期使用的可靠性。 值得注意的单片机控制板的设计原则 1.3.受热 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 对于大功率的、发热严重的器件,除保证散热条件外,还要注意放置在适当的位置。尤其在精 密的模拟系统中,要格外注意这些器件产生的温度场对脆弱的前级放大电路的不利影响。一般 功率非常大的部分应单独做成一个模块,并与信号处理电路间采取一定的热隔离措施。  1.4.信号 信号的干扰PCB版图设计中所要考虑的最重要的因素。几个最基本的方面是:弱信号电路与强 信号电路分开甚至隔离;交流部分与直流部分分开;高频部分与低频部分分开;注意信号线的 走向;地线的布置;适当的屏蔽、滤波等措施。这些都是大量的论著反复强调过的,这里不再 重复。 file:///D|/Backup/我的文档/pcb布线经验总结精华/012.HTM[2009-6-8 8:40:50] coolbor工作室——PCB设计(经验文章)——高质量设计 高速PCB设计指南之八 1.5.美观 高速电子线路的信号完整性设计(一) 不仅要考虑元件放置的整齐有序,更要考虑走线的优美流畅。由于一般外行人有时更强调前 高速电子线路的信号完整性设计(二) 者,以此来片面评价电路设计的优劣,为了产品的形象,在性能要求不苛刻时要优先考虑前 高速电子线路的信号完整性设计(三) 者。但是,在高性能的场合,如果不得不采用双面板,而且电路板也封装在里面,平时看不 布线技巧 见,就应该优先强调走线的美观。下一小节将会具体讨论布线的"美学"。 编解码电路板设计指南 2.布线原则 下面详细介绍一些文献中不常见的抗干扰措施。考虑到实际应用中,尤其是产品试制中,仍大 量采用双面板,以下内容主要针对双面板。 2.1.布线"美学" 转弯时要避免直角,尽量用斜线或圆弧过渡。  走线要整齐有序,分门别类集中排列,不仅可以避免不同性质信号的相互干扰,也便于检查和 修改。 对于数字系统,同一阵营的信号线(如数据线、地址线)之间不必担心干扰的问题, 但类似读、写、时钟这样的控制性信号,就应该独来独往,最好用地线保护起来。  大面积铺地(下面会进一步论述)时,地线(其实应该是地"面")与信号线间尽量保持合理的 相等距离,在防止短路、漏电的前提下尽量靠近。  对于弱电系统,地线与电源线要尽量靠近。  使用表贴元件的系统,信号线尽量全走正面。  2.2.地线布置 文献中对地线的重要性及布置原则有很多论述,但关于实际PCB中的地线排布仍然缺乏详细准 确的介绍。我的经验是,为了提高系统的可靠性(而不只是做出一个实验样机),对地线无论 怎样强调都不为过,尤其是在微弱信号处理中。为此,必须不遗余力地贯彻"大面积铺地"的原 则。 铺地时,一般必须是网格状地,除非那些被其它线路分割出来的零星地盘。网格状地的受热性 能和高频导电性能都要大大优于整块的地线。在双面板布线中,有时为了走信号线,不得不将 地线分割开,这对于保持足够低的地电阻是极为不利的。为此,必须采用一系列的"小聪明"手 段来保证地电流的"通畅"。这些技巧包括:  大量使用表面贴装元件,省去焊孔所占用的"本来"应属于地线的空间。  充分利用正面空间:在大量使用表面贴装元件的场合下,设法使信号线尽量走顶层,将底 层"无私"地让给地线,这其中又涉及到无数细碎的小窍门,本人拙作《PCB技巧之一:交换管 脚》中就有一招,还有很多类似的法术,以后会陆续写出。  合理安排信号线,将板上的重要地带,尤其是"腹地"(这里关系到整个板地线的沟通)"让"给 地线,只要精心设计,这一点还是能做到的。  正面与反面的配合:有时在板的某一面,地线实在是"走投无路"了,这时可设法使两面的布线 相互协调,"此处不留爷,自有留爷处",在反面的相对应位置空出一块足够的地盘铺设地线, 再通过数量足够、位置合理的过孔(考虑到过孔有较大的电阻),通过这 quot;桥梁"将被横 file:///D|/Backup/我的文档/pcb布线经验总结精华/012.HTM[2009-6-8 8:40:50] coolbor工作室——PCB设计(经验文章)——高质量设计 行而过的信号线强行分割却又恋恋不舍、盼望统一的两岸连成一个导电性能足够的整体。  狗急跳墙的着数:实在滕不出地方而又不甘心庞大的地线被区区一根信号线拦腰切断时,就让 这个信号委屈一点,走跨接线吧。有时,我不甘心仅仅拉一根光秃秃的导线,这个信号恰好又 要经过一个电阻或其它"长脚"的器件,我就可以名正言顺的延长这个器件的管脚,使之兼任跨 接线的职务,既通过了信号,又避免了跨接线这个不体面的称呼:-(当然,在大多数情况下, 我总可以让这样的信号从合适的地方通过而避免与地线的交叉,唯一需要的是观察力和想象 力。  起码的原则:地电流的路径要合理,大电流与微弱的信号电流决不能并肩前进。有时,选择合 理的路径,一个排的地线抵得上不合理配置的一个集团军。  最后,顺便说明一点,有一句名言:"你可以相信你的母亲,但永远不要相信你的地"。在极微 弱信号处理的场合(微伏以下),即使不择手段保证了地电位的一致,电路上关键点的地电位 差别仍然要超过被处理信号的幅度,至少是同一量级,即使静态电位合适了,瞬时的电位差仍 然可能很大。对于这样的场合,首先要在原理上使电路的工作尽可能的不依赖于地电位。  2.3.电源线布置与电源滤波 一般的文献都认为电源线应尽可能粗,对此我不敢完全苟同。只有在大功率(1秒内平均电源 电流可能达到1A)的场合,才必须保证足够的电源线宽度(我的经验,每1A电流对应50mil能 够满足大多数场合的需求)。如果只为了防止信号的窜扰的话,电源线的宽度不是关键。甚 至,有时细一些的电源线更有利!电源的质量一般主要不在于其绝对值,而在于电源的波动和 叠加的干扰。解决电源干扰的关键在于滤波电容!如果你的应用场合对电源质量的确有苛刻的 要求,就不要吝啬滤波电容的钱!使用滤波电容时要注意以下几条:  整个电路的电源输入端应该有"总"的滤波措施,而且各种类型的电容要互相搭配,"一样都不 能少",至少不会坏事的J对于数字系统至少要有100uF电解+10uF片钽+0.1uF贴片+1nF贴 片。较高频(100kHz)100uF电解+10uF片钽+0.47uF贴片+0.1uF贴片。交流模拟系统:对于 直流及低频模拟系统:1000uF|1000uF电解+10uF片钽+1uF贴片+0.1uF贴片。  每个重要芯片身边都应该有"一套"滤波电容。对于数字系统,一个0.1uF贴片一般就够了,重 要的或工作电流较大的芯片还应并上一个10uF片钽或1uF贴片,工作频率最高的芯片(CPU、晶 振)还要并10nF|470pF或一个1nF。该电容应尽可能接近芯片的电源管脚并尽可能直接连接, 越小的应越靠近。  对于芯片滤波电容,以内(滤波电容至芯片电源管脚)的一段应尽可能粗,如能采用多根细线 并排就更好。有了滤波电容提供低(交流)阻抗电压源并抑制交流耦合干扰,电容管脚以外 (指从总电源至滤波电容的一段)的电源线就不那么重要了,线宽不必太粗,至少不必为此占 用大量的板面积。某些模拟系统中还要求电源输入采用RC滤波网络以进一步抑制干扰,而较细 的电源线有时恰好就兼具RC滤波器中电阻的作用,反而有利。  对于工作温度变化范围较大的系统,要注意铝电解电容在低温下性能会降低甚至丧失滤波作 用,此时要用适当的钽电容代替之。例如,用100uF钽|1000uF铝代替470uF铝,或用22uF片钽 代替100uF铝。  file:///D|/Backup/我的文档/pcb布线经验总结精华/012.HTM[2009-6-8 8:40:50] coolbor工作室——PCB设计(经验文章)——高质量设计 注意铝电解电容不要离大功率发热器件太近。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/012.HTM[2009-6-8 8:40:50] coolbor工作室——PCB设计(经验文章)——电路板布局、布线和安装的抗ESD设计规则 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 电路板布局、布线和安装的抗ESD设计 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 规则 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 在电子产品设计中必须遵循抗静电释放的设计规则,本文介绍静电释放(ESD)产生的原理,以 及机箱、屏蔽层、接地、布线设计等诸多设计规则,它们有助于预防并解决静电释放产生的 危害,值得中国电子设备设计工程师认真研究和学习。 许多产品设计工程师通常在产品进入到生产环节时才着手考虑抗静电释放(ESD)的问题。如果 电子设备不能通过抗静电释放测试,他们就会加班加点找寻不破坏原有设计的解决方案。然 而,最终的方案通常都要采用昂贵的元器件,还要在制造过程中采用手工装配,甚至需要重 新设计,因此,产品的进度势必受到影响。 规则 即使对经验丰富的工程师和设计工程师,也可能并不知道设计中的哪些部分有利于抗ESD。大 嵌入式开关电源的PCB设计 多数电子设备在生命期内99%的时间都处于一个充满ESD的环境之中,ESD可能来自人体、家 确保信号完整性的电路板设计准则 具、甚至设备自身内部。电子设备完全遭受ESD损毁比较少见,然而ESD干扰却很常见,它会 印刷布线图的基本设计方法和原则要求 导致设备锁死、复位、数据丢失和不可靠。其结果可能是:在寒冷干燥的冬季电子设备经常 值得注意的单片机控制板的设计原则 出现故障现象,但是维修时又显示正常,这样势必影响用户对电子设备及其制造商的信心。 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 ESD产生的机理 要防止ESD,首先必须知道ESD是什么以及ESD进入电子设备的过程。一个充电的导体接近另一 个导体时,就有可能发生ESD。首先,两个导体之间会建立一个很强的电场,产生由电场引起 的击穿。两个导体之间的电压超过它们之间空气和绝缘介质的击穿电压时,就会产生电弧。 在0.7ns到10ns的时间里,电弧电流会达到几十安培,有时甚至会超过100安培。电弧将一直 维持直到两个导体接触短路或者电流低到不能维持电弧为止。 file:///D|/Backup/我的文档/pcb布线经验总结精华/013.HTM[2009-6-8 8:40:52] coolbor工作室——PCB设计(经验文章)——电路板布局、布线和安装的抗ESD设计规则 高速PCB设计指南之八 ESD的产生取决于物体的起始电压、电阻、电感和寄生电容: 高速电子线路的信号完整性设计(一) 可能产生电弧的实例有人体、带电器件和机器。 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 可能产生尖峰电弧的实例有手或金属物体。 布线技巧 编解码电路板设计指南 可能产生同极性或者极性变化的多个电弧的实例有家具。  ESD可以通过五种耦合途径进入电子设备: 初始的电场能容性耦合到表面积较大的网络上,并在离ESD电弧100mm处产生高达4000V/m的高 压。 电弧注入的电荷/电流可以产生以下的损坏和故障:  a. 穿透元器件内部薄的绝缘层,损毁MOSFET和CMOS元器件的栅极(常见)。 b. CMOS器件中的触发器锁死(常见)。 c. 短路反偏的PN结(常见)。 d. 短路正向偏置的PN结(少见)。 e. 熔化有源器件内部的焊接线或铝线(少见)。 电流会导致导体上产生电压脉冲(V=L×dI/dt),这些导体可能是电源、地或信号线,这些电 压脉冲将进入与这些网络相连的每一个元器件(常见)。 电弧会产生一个频率范围在1MHz到500MHz的强磁场,并感性耦合到临近的每一个布线环路, 在离ESD电弧100mm远的地方产生高达15A/m的电流。 电弧辐射的电磁场会耦合到长的信号线上,这些信号线起到接收天线的作用(少见)。  ESD会通过各种各样的耦合途径找到设备的薄弱点。ESD频率范围宽,不仅仅是一些离散的频 点,它甚至可以进入窄带电路中。为了防止ESD干扰和损毁,必须隔离这些路径或者加强设备 的抗ESD能力。表1描述了对可能出现的ESD的防范措施以及发挥作用的场合。 防患于未然 塑料机箱、空气空间和绝缘体可以屏蔽射向电子设备的ESD电弧。除利用距离保护以外,还要 建立一个击穿电压为20kV的抗ESD环境。 A1. 确保电子设备与下列各项之间的路径长度超过20mm。 包括接缝、通风口和安装孔在内任何用户能够接触到的点。在电压一定的情况下,电弧通过 介质的表面比通过空气传播得更远。 file:///D|/Backup/我的文档/pcb布线经验总结精华/013.HTM[2009-6-8 8:40:52] coolbor工作室——PCB设计(经验文章)——电路板布局、布线和安装的抗ESD设计规则 任何用户可以接触到的未接地金属,如紧固件、开关、操纵杆和指示器。  A2. 将电子设备装在机箱凹槽或槽口处来增加接缝处的路径长度。 A3.在机箱内用聚脂薄膜带来覆盖接缝以及安装孔,这样延伸了接缝/过孔的边缘,增加了路 径长度。 A4.用金属帽或者屏蔽塑料防尘盖罩住未使用或者很少使用的连接器。 A5.使用带塑料轴的开关和操纵杆,或将塑料手柄/套子放在上面来增加路径长度。避免使用 带金属固定螺丝的手柄。 A6.将LED和其它指示器装在设备内孔里,并用带子或者盖子将它们盖起来,从而延伸孔的边 沿或者使用导管来增加路径长度。 A7.延伸薄膜键盘边界使之超出金属线12mm,或者用塑料企口来增加路径长度。 A8. 将散热器靠近机箱接缝,通风口或者安装孔的金属部件上的边和拐角要做成圆弧形状。 A9. 塑料机箱中,靠近电子设备或者不接地的金属紧固件不能突出在机箱中。 A10. 如果产品不能通过桌面/地面或者水平耦合面的间接ESD测试,可以安装一个高支撑脚使 之远离桌面或地面。 A11.在触摸橡胶键盘上,确保布线紧凑并且延伸橡胶片以增加路径长度。 A12.在薄膜键盘电路层周围涂上粘合剂或密封剂。 A13.在机箱箱体接合处,要使用耐高压硅树脂或者垫圈实现密闭、防ESD、防水和防尘。 机箱和屏蔽 利用金属机箱和屏蔽罩可以阻止ESD电弧以及相应的电磁场,并且保护设备免受间接ESD的影 响,目的是将全部ESD阻隔在机箱以外。对于静电敏感的电子设备来说,不接地机箱至少应该 具有20kV的击穿电压(规则A1到A9);而对接地机箱,电子设备至少要具备1,500V击穿电压以 防止二级电弧,并且要求路径长度大于等于2.2mm。 以下措施能使ESD的屏蔽更有效。 B1. 如果需要,应设计由以下屏蔽材料制成的机箱: file:///D|/Backup/我的文档/pcb布线经验总结精华/013.HTM[2009-6-8 8:40:52] coolbor工作室——PCB设计(经验文章)——电路板布局、布线和安装的抗ESD设计规则 1.  金属板;  2.  聚酯薄膜/铜或者聚酯薄膜/铝压板;  3.  具有焊接结点的热成型金属网。  4.  热成型金属化的纤维垫子(非编织)或者织物(编织);  5.  银、铜或者镍涂层;  6.  锌电弧喷涂;  7.  真空金属处理;  8.  无电电镀;  9.  塑料中加入导体填充材料;  10.  对结合点和边缘的处理很关键。  B2. 选择一种具有高传导率(低电阻系数)的材料,见表2。 B3. 选择屏蔽材料、紧固件材料和垫圈材料来尽可能地减轻腐蚀。参考表2。 1. 相互接触的部件彼此之间的电势(EMF)应该小于0.75V。如果在一个盐性潮湿环境中,那么 彼此之间的电势必须小于0.25V。 2. 阳极(正极)部件的尺寸应该大于阴极(负极)部件。 B4. 用缝隙宽度5倍以上的屏蔽材料叠合在接缝处。 B5. 在屏蔽层与箱体之间每隔20mm(0.8英寸)的距离通过焊接、紧固件等方式实现电连接。 B6. 用垫圈实现缝隙的桥接,消除开槽并且在缝隙之间提供导电通路。 B7. 杜绝缺口、裂缝和屏蔽太薄的情况。 B8. 避免屏蔽材料中出现直拐角以及过大的弯角。 B9. 确保孔径小于等于20mm以及槽的长度小于等于20mm。相同开口面积条件下,采用孔比槽 好。 B10. 如果要求大的开口以及有敏感器件,应该在操纵杆、指示器之间设置第二层屏蔽。 B11. 如果可能,使用几个小的开口来代替一个大的开口。 B12. 如果可能,这些开口之间的间距尽量大。 B13. 对接地设备,在连接器进入的地方将屏蔽层和机箱地连接在一起。 file:///D|/Backup/我的文档/pcb布线经验总结精华/013.HTM[2009-6-8 8:40:52] coolbor工作室——PCB设计(经验文章)——电路板布局、布线和安装的抗ESD设计规则 B14. 对未接地(双重隔离)设备,将屏蔽材料同开关附近的电路公共地连接起来。 B15. 在靠近电子设备处并行放置一个地平面或二级屏蔽(金属或者铜/聚酯薄膜分层),并且 弯曲该地平面以便在电缆进入位置可以连接到机箱地或者电路的公共地。 B16. 尽量让电缆进入点靠近面板中心,而不是靠近边缘或者拐角的位置。 B17. 在屏蔽装置中排列的各个开槽要与ESD电流流过的方向平行。 B18. 当考虑间接ESD问题时,应该在水平的电路板和背板下面安装一个局部的屏蔽装置。 1.  在电源连接器和连接器引向外部的地方,要连接到机箱地或者电路的公共地。 2.  在安装孔的位置使用带金属支架的金属片来充当附加的接地点,或者用塑料支架来实 现绝缘和隔离。 3.  电路板/背板下面,要放置聚酯薄膜/铜或者聚酯薄膜/铝压板,并在机箱和连接器金属 体之间安放一个紧固薄片,既便宜又容易实现。 4.  在底盘中,要使用导电涂层或者导电的填充物(见B1)。  B19. 在塑料机箱上的控制面板和键盘位置处安装局部屏蔽装置来阻止ESD: 1.  电源连接器和引向外部的连接器的位置,要连接到机箱地或者电路公共地。 2.  使用金属片以便小的高频电容可以焊接在屏蔽装置与开关/操纵杆/指示器的连接处之 间。 3.  在塑料中使用聚酯薄膜/铜或者聚酯薄膜/铝压板,或者使用导电涂层或导电填充物。  B20. 在铝板上使用薄的导电铬化镀层或者铬酸盐涂层,但不能采用阳极电镀。 B21. 要达到大于20到40dB的屏蔽效果。 B22. 除去阳极电镀以及接缝、接合处和连接器处的涂层。 B23. 在不锈钢的焊接接合处实现良好的导电连续性。 B24. 在塑料中要使用导电填充材料。由于铸型部件的表面通常具有树脂材料,这样很难实现 低电阻的连接。 B25. 在钢材料上使用薄的导电铬酸盐涂层。 B26. 让清洁整齐的金属表面直接接触而不要依靠螺钉来实现金属部件的连接。 B27. 紧靠双面板的位置处增加一个地平面,在最短间距处将该地平面连接到电路上的接地 file:///D|/Backup/我的文档/pcb布线经验总结精华/013.HTM[2009-6-8 8:40:52] coolbor工作室——PCB设计(经验文章)——电路板布局、布线和安装的抗ESD设计规则 点。 B28. 沿整个外围用屏蔽涂层(铟锡氧化物、铟氧化物和锡氧化物等)将显示器与机箱屏蔽装置 连接在一起。 B29. 在操作员经常接触的位置处,要提供一个到地的抗静电(弱导电)路径,比如键盘上的空 格键。 B30. 要让操作员很难产生到金属板边缘或角的电弧放电。电弧放电到这些点会比电弧放电到 金属板中心导致更多间接ESD的影响。 B31. 在薄膜键盘电路和与其相对的邻近电路之间放置一个接地的导电层。 接地和邦定 ESD电弧电流放电时首先对被击中金属物体的寄生电容充电,然后流经每一个可能的导电路 径。电弧电流更容易在片状、或短而宽的带状导体而不是窄线上流过。金属部件之间通过邦 定(binding)建立低阻抗的路径,从而使相互之间的电压差降至最低,而接地则提供最终泄放 掉累积电荷的路径。为了使接地和邦定能够有效地防止ESD,应该确保ESD电流密度和电流路 径阻抗尽可能低。 C1.在ESD电流预计会流过的位置采用多点接地。 C2.在预计ESD电流不会流过的位置采用单点接地。 C3.将机箱的金属部分同底盘地连接在一起。 C4.确保每个电缆进入点离机箱地的距离在40mm(1.6英寸)以内。 C5.将连接器外壳和金属开关外壳都连接到机箱地上。 C6.在薄膜键盘周围放置宽的导电保护环,将环的外围连接到金属机箱上,或至少在四个拐角 处连接到金属机箱上。不要将该保护环与PCB地连接在一起。 C7.在靠近连接器的地方,要将连接器上的信号用一个L-C或者磁珠-电容滤波器接到连接器的 机箱地上。 C8.确保未隔离的机箱地与电子设备的距离大于等于2.2mm。 C9.在机箱地和电路公共地之间 加入一个磁珠。 C10.确保邦定接头短而粗。如果可能,长宽比尽量做到小于等于5:1。 file:///D|/Backup/我的文档/pcb布线经验总结精华/013.HTM[2009-6-8 8:40:52] coolbor工作室——PCB设计(经验文章)——电路板布局、布线和安装的抗ESD设计规则 C11.如果可能使用多个邦定接头,从而避免ESD电流过分集中。 C12.确保邦定接头和邦定线远离易受影响的电子设备或者这些电子设备的电缆。 C13. 选择邦定接头和邦定线的材料以及紧固件/紧固方式时,要尽可能减小侵蚀,见表2。 1. 相互靠近的部件之间的EMF必须小于0.75V,如果在潮湿的环境中EMF值必须小于0.25V; 2. 阳极(正极)部件的尺寸应大于阴极(负极)部件。 C14.将控制金属柄接地到具有接地叉指或导电衬套的屏蔽装置上。 C15.确保邦定带和邦定线 远离易受ESD影响的PCB。 C16.在铰链中要补充邦定带或邦定线。 C17. 通过焊接、铜焊、铅焊或型铁弯曲等方式来焊接不能分开的金属片。 C18.从操作/维修考虑,必须分离的金属片要通过下面的方式邦定起来:1.要让金属表面保持 清洁并直接接触。2.让具有薄导电涂层的金属表面直接紧密接触。 C19.固体邦定带优于编织邦定带。 C20.确保邦定处不潮湿。 C21.使用多个导体将机箱内所有电路板的地平面或地网格连接在一起。 C22.确保邦定点和垫圈的宽度大于5mm。 保护电源 电子设备内部的电源分配系统是遭受ESD电弧感性耦合的主要对象。下面的步骤将有助于电源 分配系统防范ESD。 D1.将电源线和相应的回路线紧密绞合在一起。 D2.在每一根电源线进入电子设备的地方放一个磁珠。 D3.在每一个电源管脚和紧靠电子设备机箱地之间放一个瞬流抑制器、金属氧化压敏电阻 (MOV)或者1kV高频电容。 D4. 最好在PCB上布置专门的电源和地平面,或者紧密的电源和地栅格,并采用大量旁路和去 耦电容。 file:///D|/Backup/我的文档/pcb布线经验总结精华/013.HTM[2009-6-8 8:40:52] coolbor工作室——PCB设计(经验文章)——电路板布局、布线和安装的抗ESD设计规则 抗ESD的布局布线设计 通过PCB的分层设计、恰当的布局布线和安装以及上述ESD防范方法可以实现PCB的抗ESD设 计。要达到期望的抗ESD能力,通常要通过几个测试-解决问题-重新测试这样的周期,每一个 周期都可能至少影响到一块PCB的设计。在PCB设计过程中,通过预测可以将绝大多数设计修 改仅限于增减元器件。 要调整PCB布局布线,使之具有最强的ESD防范性能。 E1.尽可能使用多层PCB: 相对于双面PCB而言,地平面和电源平面以及排列紧密的信号线-地线间距能够减小共模阻抗 (common impedance)和感性耦合,使之达到双面PCB的1/10到1/100。 尽量地将每一个信号层都紧靠一个电源层或地线层。 对于顶层和底层表面都有元器件、具有很短连接线以及许多填充地的高密度PCB,可以考虑使 用内层线。大多数的信号线以及电源和地平面都在内层上,因而类似于具备屏蔽功能的法拉 第盒。  E2.对于双面PCB来说,要采用紧密交织的电源和地栅格。 1.  电源线紧靠地线。  2.  在垂直和水平线或填充区之间,要尽可能多地连接。  3.  一面的栅格尺寸小于等于60mm。  4.  如果可能,栅格尺寸应小于13mm(0.5英寸)。  E3.确保每一个电路尽可能紧凑。 E4.尽可能将所有连接器都放在一边。 E5.如果可能,将电源线从卡的中央引入,并远离容易直接遭受ESD影响的区域。 E6.在引向机箱外的连接器(容易直接被ESD击中)下方的所有PCB层上,要放置宽的机箱地或者 多边形填充地,并每隔大约13mm的距离用过孔将它们连接在一起。 E7.在卡的边缘上放置安装孔,安装孔周围用无阻焊剂的顶层和底层焊盘连接到机箱地上。 E8. PCB装配时,不要在顶层或者底层的焊盘上涂覆任何焊料。使用具有内嵌垫圈的螺钉来实 现PCB与金属机箱/屏蔽层或接地面上支架的紧密接触。 E9.在每一层的机箱地和电路地之间,要设置相同的“隔离区”;如果可能,保持间隔距离为 file:///D|/Backup/我的文档/pcb布线经验总结精华/013.HTM[2009-6-8 8:40:52] coolbor工作室——PCB设计(经验文章)——电路板布局、布线和安装的抗ESD设计规则 0.64mm(0.025英寸)。 E10.在卡的顶层和底层靠近安装孔的位置,每隔100mm(4.0英寸)沿机箱地线将机箱地和电路 地用1.27mm宽(0.050英寸)的线连接在一起。与这些连接点的相邻处,在机箱地和电路地之间 放置用于安装的焊盘或安装孔。这些地线连接可以用刀片划开,以保持开路;或用磁珠/高频 电容的跳接,以改变ESD测试时的接地机制。 E11.如果电路板不会放入金属机箱或者屏蔽装置中,在电路板的顶层和底层机箱地线上不能 涂阻焊剂,这样它们可以作为ESD电弧的放电棒。 E12.要以下列方式在电路周围设置一个环形地: 1.  除边缘连接器以及机箱地以外,在整个外围四周放上环形地通路。 2.  确保所有层的环形地宽度大于2.5mm (0.1英寸)。 3.  每隔13mm(0.5英寸)用过孔将环形地连接起来。 4.  将环形地与多层电路的公共地连接到一起。 5.  对安装在金属机箱或者屏蔽装置里的双面板来说,应该将环形地与电路公共地连接起 来。 6.  不屏蔽的双面电路则应该将环形地连接到机箱地,环形地上不能涂阻焊剂,以便该环 形地可以充当ESD的放电棒,在环形地(所有层)上的某个位置处至少放置一个0.5mm宽 (0.020英寸)的间隙,这样可以避免形成一个大的环路。 7.  信号布线离环形地的距离不能小于0.5mm。  E13.在能被ESD直接击中的区域,每一个信号线附近都要布一条地线。 E14.I/O电路要尽可能靠近对应的连接器。 E15.对易受ESD影响的电路,应该放在靠近电路中心的区域,这样其它的电路可以为它们提供 一定的屏蔽作用。 E16.通常在接收端放置串联的电阻和磁珠,而对那些易被ESD击中的电缆驱动器,也可以考虑 在驱动端放置串联的电阻或磁珠。 E17.通常在接收端放置瞬态保护器。1.用短而粗的线(长度小于5倍宽度,最好小于3倍宽度) 连接到机箱地。2.从连接器出来的信号线和地线要直接接到瞬态保护器,然后才能接电路的 其它部分。 E18.在连接器处或者离接收电路25mm(1.0英寸)的范围内,要放置滤波电容。1.用短而粗的线 file:///D|/Backup/我的文档/pcb布线经验总结精华/013.HTM[2009-6-8 8:40:52] coolbor工作室——PCB设计(经验文章)——电路板布局、布线和安装的抗ESD设计规则 连接到机箱地或者接收电路地(长度小于5倍宽度,最好小于3倍宽度)。2.信号线和地线先连 接到电容再连接到接收电路。 E19.要确保信号线尽可能短。 E20.信号线的长度大于300mm(12英寸)时,一定要平行布一条地线。 E21.确保信号线和相应回路之间的环路面积尽可能小。对于长信号线每隔几厘米或几英寸调 换信号线和地线的位置来减小环路面积。 E22.从网络的中心位置驱动信号进入多个接收电路。 E23.确保电源和地之间的环路面积尽可能小,在靠近集成电路芯片每一个电源管脚的地方放 置一个高频电容。 E24.在距离每一个连接器80mm(3英寸)范围以内放置一个高频旁路电容。 E25.在可能的情况下,要用地填充未使用的区域,每隔60mm距离将所有层的填充地连接起 来。 E26.确保在任意大的地填充区(大约大于25×6mm(1×0.25英寸))的两个相反端点位置处要与 地连接。 E27.电源或地平面上开口长度超过8mm(0.3英寸)时,要用窄的线将开口的两侧连接起来。 E28.复位线、中断信号线或者边沿触发信号线不能布置在靠近PCB边沿的地方。 E29.将安装孔同电路公地连接在一起,或者将它们隔离开来。1.金属支架必须和金属屏蔽装 置或者机箱一起使用时,要采用一个零欧姆电阻实现连接。2.确定安装孔大小来实现金属或 者塑料支架的可靠安装,在安装孔顶层和底层上要采用大焊盘,底层焊盘上不能采用阻焊 剂,并确保低层焊盘不采用波峰焊工艺焊接。 E30.不能将受保护的信号线和不受保护的信号 线并行排列。 E31.要特别注意复位、中断和控制信号线的布线。1.要采用高频滤波。2.远离输入和输出电 路。3.远离电路板边缘。 E32.PCB要插入机箱内,不要安装在开口位置或者内部接缝处。 E33.要注意磁珠下、焊盘之间、可能接触到磁珠的信号线的布线。有些磁珠导电性能相当 好,可能会产生意外的导电路径。 E34.如果一个机箱或者主板要内装几个电路卡,应该将对静电最敏感的电路卡放在最中间。 file:///D|/Backup/我的文档/pcb布线经验总结精华/013.HTM[2009-6-8 8:40:52] coolbor工作室——PCB设计(经验文章)——电路板布局、布线和安装的抗ESD设计规则 作者:John R. Barnes 顾问工程师 Lexmark国际公司 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/013.HTM[2009-6-8 8:40:52] coolbor工作室——PCB设计(经验文章)——嵌入式开关电源的PCB设计 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 嵌入式开关电源的PCB设计 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 在任何开关电源设计中,PCB板的物理设计都是最后一个环节,如果设计方法不当,PCB可能 置 会辐射过多的电磁干扰,造成电源工作不稳定。作为设计者,必须理解电路的物理工作原 印制电路板设计原则和搞干扰措施 理,设计出高质量的PCB。 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 规则 嵌入式开关电源的PCB设计 开关电源中包含有高频信号,PCB上任何印制线都可以起到天线的作用,印制线的长度和宽度 会影响其阻抗和感抗,从而影响频率响应。即使是通过直流信号的印制线也会从邻近的印制 线耦合到射频信号并造成电路问题(甚至再次辐射出干扰信号)。因此应将所有通过交流电流 的印制线设计得尽可能短而宽,这意味着必须将所有连接到印制线和连接到其他电源线的元 器件放置得很近。印制线的长度与其表现出的电感量和阻抗成正比,而宽度则与印制线的电 感量和阻抗成反比。长度反映出印制线响应的波长,长度越长,印制线能发送和接收电磁波 的频率越低,它就能辐射出更多的射频能量。  为电源开关或同步整流功能的设计选择合适的MOSFET也能有助于减少电磁干扰,当MOSFET器 件断电时,低的C▼oss▼(象FDS6690A)能减少尖峰脉冲的干扰。 确保信号完整性的电路板设计准则 主要的电流回路 印刷布线图的基本设计方法和原则要求 三种主要的开关电源结构的电流回路,注意它们的区别。 值得注意的单片机控制板的设计原则 每一个开关电源都有四个电流回路,回路之间保持相对独立,在一个良好布局的PCB,其重要 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 性顺序如下: 电源开关交流回路 输出整流交流回路 输入信号源电流回路 输出负载电流回路 输入的信号源和输出负载电流回路通常不会出现问题,这些回路中的电流波形为大的直流电 流和小的交流电流的叠加。这两个回路中通常需要特殊的滤波器防止交流噪声泄漏到周围环 file:///D|/Backup/我的文档/pcb布线经验总结精华/014.HTM[2009-6-8 8:41:01] coolbor工作室——PCB设计(经验文章)——嵌入式开关电源的PCB设计 境中,输入及输出电流回路应分别只从滤波电容的接线端连接到电源。输入回路通过一个近 高速PCB设计指南之八 似直流的电流对输入电容充电,但无法提供开关电源所需的高频电流脉冲。滤波电容主要起 高速电子线路的信号完整性设计(一) 到一个宽带储能作用;类似地,输出滤波电容也用来储存来自输出整流器的高频能量,同时 高速电子线路的信号完整性设计(二) 消除输出负载回路的直流能量。所以,输入和输出滤波电容的接线端十分重要,如果在输入/ 高速电子线路的信号完整性设计(三) 输出回路和电源开关/整流回路之间的连接无法与电容的接线端直接相连,交流能量将“流 布线技巧 经”输入或输出滤波电容并辐射到环境中去。 编解码电路板设计指南 两种基本PWM工作模式的电流波形产生比开关频率高很多的谐波电流波形。 电源开关和整流器的交流回路包含高幅梯形电流波形。这些波形中谐波成分很高,其频率远 大于开关基频,这些交流电流的峰值幅度可高达持续输入/输出直流电流幅度的5倍,过渡时 间通常约为50ns,这两个回路最容易产生电磁干扰。  设计者必须在电源中其它印制线布线之前先布好这些交流回路,每个回路的三种主要的元件 (滤波电容、电源开关或整流器、电感或变压器)应彼此相邻地进行放置,调整元件位置使它 们之间的电流路径尽可能短确保缩短电流路径的长度。 这些回路中的印制线对转换器测量效率影响也最大。选择诸如DPAK或SO-8的封装形式,可在 散热同时进行信号传输,Fairchild及其他供应商的产品可将散热和信号传输的功能组合在一 起。 接地很重要 接地是前面讨论的电流回路的底层支路,但作为电路的公共参考点却起着很重要的作用。因 此,在布局中应仔细考虑接地线的放置,将各种接地混合会造成电源工作不稳定。 三种主要的开关电源结构的接地方案。 设计时应确定已考虑了另外的“控制地”,它是连接到控制IC和所有相关的无源器件的接地 点,并且极为敏感,因此只有在布放好其他交流回路后再放置它。控制地与其它接地相连的 点是非常特殊的,通常,连接点位于控制IC感应小电压的所有元件的公共端。这些连接点包 括电流模式开关变换器中的电流敏感电阻的公共端和输出电阻分压器的底端,其作用是在敏 感元件和对电压误差或电流放大灵敏的输入之间建立低噪声的Kelvin连接。如果控制地连接 到任何其它点,在那些额外回路中产生的噪声会被叠加到控制信号上,反而会影响控制集成 电路的工作。 设计者要确保每一个大电流的接地端采用尽量短而宽的印制线,通常,滤波电容的公共端应 是其它的接地点耦合到大电流的交流地的唯一连接点。 高电压交流节点 每一个开关电源内有一个节点,与其它节点相比,它的交流电压最高,这一节点是出现在电 源开关管漏极(或集电极)的交流节点。在非隔离的DC/DC变换器中,这一节点也可连接到电感 及接到(或输出到)整流器;在隔离变压器的结构中,这一节点与变压器的线圈分开。它在电 性能上仍表现为公共节点,但仅通过变压器反映,每一个要分别进行设计。  file:///D|/Backup/我的文档/pcb布线经验总结精华/014.HTM[2009-6-8 8:41:01] coolbor工作室——PCB设计(经验文章)——嵌入式开关电源的PCB设计 这一节点会出现不同的问题,它的交流电压可通过电容耦合到附近不同金属层的印制线上, 并辐射出电磁干扰。然而,印制线通常还必须为电源开关管和整流器散热,特别是表面安装 的电源。从电气角度来看,印制线应尽可能小,但从散热角度看则应大一些。在表面安装的 设计中,有一个好的折中方法,制作和底层PCB板相同的顶层PCB板,并通过许多孔(或过孔) 连接在一起。 增强PCB板的散热能力并减少其它印制线容性耦合的好方法。 这项技术大大地减少了对其它印制线的容性耦合,但却成倍地增加了散热量和表面区域。以 一个SO8封装的N沟道功率MOSFET(诸如FDS6670A)为例,在上层仅有325 mm▲2▲的覆铜区域, 与空气接触的热电阻是50(C/W,在PCB的底层加另一个相同的板并通过8个过孔连接在一起, 热电阻降到39(C/W,因为在板子的另一侧不存在载有不同信号的金属线,电容的容量将下降 一个数量级以上。 在过孔应用中,必须使其它信号和接地远离带有高电压的交流印制线和用来散热的部分。在 离线的变换器中,接地线可能从这个节点耦合能量,并使其通过交流插头从产品中导出,这 就产生了过多的传导电磁干扰。 并联滤波电容 电容经常并联使用以减少滤波电容的并联等效串联电阻(ESR),这一做法也使每一个电容能分 流一部分波纹电流,以使每一个电容都能在其波纹电流的规范内正常工作。只有当电容间的 印制线阻抗及每个波纹电流源相同时,才会“平均分流”波纹电流,这就要求在整流器或电 源开关管之间电容间的印制线必须等长且等宽。 并联电容的正确放置是开关电源设计的关键之一。 按列放置电容并顺序连线非常美观但这种布局会使距离电源开关或整流器最近的电容比其它 电容器承受更多的波纹电流,从而缩短该电容的使用寿命。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/014.HTM[2009-6-8 8:41:01] coolbor工作室——PCB设计(经验文章)——确保信号完整性的电路板设计准则 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 确保信号完整性的电路板设计准则 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 作者 John Powell 网友Blackmouse整理 置 信号完整性(SI)问题解决得越早,设计的效率就越高,从而可避免在电路板设计完成之后才 印制电路板设计原则和搞干扰措施 增加端接器件。SI设计规划的工具和资源不少,本文探索信号完整性的核心议题以及解决SI PCB业余制作基本方法和工艺流程 问题的几种方法,在此忽略设计过程的技术细节。 PCB新技术 印制线路板问题 高频电路布线技巧 SI问题的提出 设计前的准备工作 电路板的层叠 电子产品设计中的考虑种种 串扰和阻抗控制 高质量PCB设计 重要的高速节点 电路板布局、布线和安装的抗ESD设计 技术选择 规则 预布线阶段 嵌入式开关电源的PCB设计 布线后SI仿真 确保信号完整性的电路板设计准则 后制造阶段 模型的选择 印刷布线图的基本设计方法和原则要求 未来技术的趋势 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 作者:Jon Powell SI问题的提出 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 随着IC输出开关速度的提高,不管信号周期如何,几乎所有设计都遇到了信号完整性问题。 即使过去你没有遇到SI问题,但是随着电路工作频率的提高,今后一定会遇到信号完整性问 题。 高速PCB设计指南之七 file:///D|/Backup/我的文档/pcb布线经验总结精华/015.HTM[2009-6-8 8:40:57] coolbor工作室——PCB设计(经验文章)——确保信号完整性的电路板设计准则 高速PCB设计指南之八 信号完整性问题主要指信号的过冲和阻尼振荡现象,它们主要是IC驱动幅度和跳变时间的函 数。也就是说,即使布线拓扑结构没有变化,只要芯片速度变得足够快,现有设计也将处于 高速电子线路的信号完整性设计(一) 临界状态或者停止工作。我们用两个实例来说明信号完整性设计是不可避免的。 高速电子线路的信号完整性设计(二) 高速电子线路的信号完整性设计(三) 实例之一:在通信领域,前沿的电信公司正为语音和数据交换生产高速电路板(高于 布线技巧 500MHz),此时成本并不特别重要,因而可以尽量采用多层板。这样的电路板可以实现充分接 编解码电路板设计指南 地并容易构成电源回路,也可以根据需要采用大量离散的端接器件,但是设计必须正确,不 能处于临界状态。 SI和EMC专家在布线之前要进行仿真和计算,然后,电路板设计就可以遵循一系列非常严格的 设计规则,在有疑问的地方,可以增加端接器件,从而获得尽可能多的SI安全裕量。电路板 实际工作过程中,总会出现一些问题,为此,通过采用可控阻抗端接线,可以避免出现SI问 题。简而言之,超标准设计可以解决SI问题。 实例之二:从成本上考虑,电路板通常限制在四层以内(里面两层分别是电源层和接地层)。 这极大限制了阻抗控制的作用。此外,布线层少将加剧串扰,同时信号线间距还必须最小以 布放更多的印制线。另一方面,设计工程师必须采用最新和最好的CPU、内存和视频总线设 计,这些设计就必须考虑SI问题。 关于布线、拓扑结构和端接方式,工程师通常可以从CPU制造商那里获得大量建议,然而,这 些设计指南还有必要与制造过程结合起来。在很大程度上,电路板设计师的工作比电信设计 师的工作要困难,因为增加阻抗控制和端接器件的空间很小。此时要充分研究并解决那些不 完整的信号,同时确保产品的设计期限。 下面介绍设计过程通用的SI设计准则。 设计前的准备工作 在设计开始之前,必须先行思考并确定设计策略,这样才能指导诸如元器件的选择、工艺选 择和电路板生产成本控制等工作。就SI而言,要预先进行调研以形成规划或者设计准则,从 而确保设计结果不出现明显的SI问题、串扰或者时序问题。有些设计准则可以由IC制造商提 供,然而,芯片供应商提供的准则(或者你自己设计的准则)存在一定的局限性,按照这样的 准则可能根本设计不了满足SI要求的电路板。如果设计规则很容易,也就不需要设计工程师 了。 在实际布线之前,首先要解决下列问题,在多数情况下,这些问题会影响你正在设计(或者正 在考虑设计)的电路板,如果电路板的数量很大,这项工作就是有价值的。 电路板的层叠 file:///D|/Backup/我的文档/pcb布线经验总结精华/015.HTM[2009-6-8 8:40:57] coolbor工作室——PCB设计(经验文章)——确保信号完整性的电路板设计准则 某些项目组对PCB层数的确定有很大的自主权,而另外一些项目组却没有这种自主权,因此, 了解你所处的位置很重要。与制造和成本分析工程师交流可以确定电路板的层叠误差,这时 还是发现电路板制造公差的良机。比如,如果你指定某一层是50Ω阻抗控制,制造商怎样测 量并确保这个数值呢? 其他的重要问题包括:预期的制造公差是多少?在电路板上预期的绝缘常数是多少?线宽和 间距的允许误差是多少?接地层和信号层的厚度和间距的允许误差是多少?所有这些信息可 以在预布线阶段使用。 根据上述数据,你就可以选择层叠了。注意,几乎每一个插入其他电路板或者背板的PCB都有 厚度要求,而且多数电路板制造商对其可制造的不同类型的层有固定的厚度要求,这将会极 大地约束最终层叠的数目。你可能很想与制造商紧密合作来定义层叠的数目。应该采用阻抗 控制工具为不同层生成目标阻抗范围,务必要考虑到制造商提供的制造允许误差和邻近布线 的影响。 在信号完整的理想情况下,所有高速节点应该布线在阻抗控制内层(例如带状线),但是实际 上,工程师必须经常使用外层进行所有或者部分高速节点的布线。要使SI最佳并保持电路板 去耦,就应该尽可能将接地层/电源层成对布放。如果只能有一对接地层/电源层,你就只有 将就了。如果根本就没有电源层,根据定义你可能会遇到SI问题。你还可能遇到这样的情 况,即在未定义信号的返回通路之前很难仿真或者模拟电路板的性能。 串扰和阻抗控制 来自邻近信号线的耦合将导致串扰并改变信号线的阻抗。相邻平行信号线的耦合分析可能决 定信号线之间或者各类信号线之间的“安全”或预期间距(或者平行布线长度)。比如,欲将 时钟到数据信号节点的串扰限制在100mV以内,却要信号走线保持平行,你就可以通过计算或 仿真,找到在任何给定布线层上信号之间的最小允许间距。同时,如果设计中包含阻抗重要 的节点(或者是时钟或者专用高速内存架构),你就必须将布线放置在一层(或若干层)上以得 到想要的阻抗。 重要的高速节点 延迟和时滞是时钟布线必须考虑的关键因素。因为时序要求严格,这种节点通常必须采用端 接器件才能达到最佳SI质量。要预先确定这些节点,同时将调节元器件放置和布线所需要的 时间加以计划,以便调整信号完整性设计的指标。 技术选择 不同的驱动技术适于不同的任务。信号是点对点的还是一点对多抽头的?信号是从电路板输 出还是留在相同的电路板上?允许的时滞和噪声裕量是多少?作为信号完整性设计的通用准 file:///D|/Backup/我的文档/pcb布线经验总结精华/015.HTM[2009-6-8 8:40:57] coolbor工作室——PCB设计(经验文章)——确保信号完整性的电路板设计准则 则,转换速度越慢,信号完整性越好。50MHz时钟采用500ps上升时间是没有理由的。一个2- 3ns的摆率控制器件速度要足够快,才能保证SI的品质,并有助于解决象输出同步交换(SSO) 和电磁兼容(EMC)等问题。 在新型FPGA可编程技术或者用户定义ASIC中,可以找到驱动技术的优越性。采用这些定制(或 者半定制)器件,你就有很大的余地选定驱动幅度和速度。设计初期,要满足FPGA(或ASIC)设 计时间的要求并确定恰当的输出选择,如果可能的话,还要包括引脚选择。 在这个设计阶段,要从IC供应商那里获得合适的仿真模型。为了有效的覆盖SI仿真,你将需 要一个SI仿真程序和相应的仿真模型(可能是IBIS模型)。 最后,在预布线和布线阶段你应该建立一系列设计指南,它们包括:目标层阻抗、布线间 距、倾向采用的器件工艺、重要节点拓扑和端接规划。 预布线阶段 预布线SI规划的基本过程是首先定义输入参数范围(驱动幅度、阻抗、跟踪速度)和可能的拓 扑范围(最小/最大长度、短线长度等),然后运行每一个可能的仿真组合,分析时序和SI仿真 结果,最后找到可以接受的数值范围。 接着,将工作范围解释为PCB布线的布线约束条件。可以采用不同软件工具执行这种类型 的“清扫”准备工作,布线程序能够自动处理这类布线约束条件。对多数用户而言,时序信 息实际上比SI结果更为重要,互连仿真的结果可以改变布线,从而调整信号通路的时序。 在其他应用中,这个过程可以用来确定与系统时序指标不兼容的引脚或者器件的布局。此 时,有可能完全确定需要手工布线的节点或者不需要端接的节点。对于可编程器件和ASIC来 说,此时还可以调整输出驱动的选择,以便改进SI设计或避免采用离散端接器件。 布线后SI仿真 一般来说,SI设计指导规则很难保证实际布线完成之后不出现SI或时序问题。即使设计是在 指南的引导下进行,除非你能够持续自动检查设计,否则,根本无法保证设计完全遵守准 则,因而难免出现问题。布线后SI仿真检查将允许有计划地打破(或者改变)设计规则,但是 这只是出于成本考虑或者严格的布线要求下所做的必要工作。 现在,采用SI仿真引擎,完全可以仿真高速数字PCB(甚至是多板系统),自动屏蔽SI问题并生 成精确的“引脚到引脚”延迟参数。只要输入信号足够好,仿真结果也会一样好。这使得器 件模型和电路板制造参数的精确性成为决定仿真结果的关键因素。很多设计工程师将仿 真“最小”和“最大”的设计角落,再采用相关的信息来解决问题并调整生产率。 file:///D|/Backup/我的文档/pcb布线经验总结精华/015.HTM[2009-6-8 8:40:57] coolbor工作室——PCB设计(经验文章)——确保信号完整性的电路板设计准则 后制造阶段 采取上述措施可以确保电路板的SI设计品质,在电路板装配完成之后,仍然有必要将电路板 放在测试平台上,利用示波器或者TDR(时域反射计)测量,将真实电路板和仿真预期结果进行 比较。这些测量数据可以帮助你改进模型和制造参数,以便你在下一次预设计调研工作中做 出更佳的(更少的约束条件)决策。 模型的选择 关于模型选择的文章很多,进行静态时序验证的工程师们可能已经注意到,尽管从器件数据 表可以获得所有的数据,要建立一个模型仍然很困难。SI仿真模型正好相反,模型的建立容 易,但是模型数据却很难获得。本质上,SI模型数据唯一的可靠来源是IC供应商,他们必须 与设计工程师保持默契的配合。IBIS模型标准提供了一致的数据载体,但是IBIS模型的建立 及其品质的保证却成本高昂,IC供应商对此投资仍然需要市场需求的推动作用,而电路板制 造商可能是唯一的需方市场。 未来技术的趋势 设想系统中所有输出都可以调整以匹配布线阻抗或者接收电路的负载,这样的系统测试方 便,SI问题可以通过编程解决,或者按照IC特定的工艺分布来调整电路板使SI达到要求,这 样就能使设计容差更大或者使硬件配置的范围更宽。 目前,业界也在关注一种SI器件技术,其中许多技术包含设计好的端接装置(比如LVDS)和自 动可编程输出强度控制和动态自动端接功能,采用这些技术的设计可以获得优良的SI品质, 但是,大多数技术与标准的CMOS或者TTL逻辑电路差别太大,与现有仿真模型的配合不大好。 因此,EDA公司也正加入到“轻轻松松设计”的竞技场之中,人们为了在设计初期解决SI问题 已经做了大量工作,将来,不必SI专家就能借助自动化工具解决SI问题。尽管目前技术还没 有发展到那个水平,但是人们正探索新的设计方法,从“SI和时序布线”出发开始设计的技 术仍在发展,预计未来几年内将诞生新的设计技术。 Blackmouse注: 上述文章为friend Jon Powell 之经验,由我从其Email中整理精华所出。 来源 21IC Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/015.HTM[2009-6-8 8:40:57] coolbor工作室——PCB设计(经验文章)——印刷布线图的基本设计方法和原则要求 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 印刷布线图的基本设计方法和原则要 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 求 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 以下是我以前在高校作电子工艺实习指导时编写的部分材料,初学者可作参考。By: RichV.com电子工艺实习 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD设计 规则 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 一、印刷线路元件布局结构设计讨论 一台性能优良的仪器,除选择高质量的元器件,合理的电路外,印刷线路板的元件布局和电 气连线方向的正确结构设计是决定仪器能否可靠工作的一个关键问题,对同一种元件和参数 的电路,由于元件布局设计和电气连线方向的不同会产生不同的结果,其结果可能存在很大 的差异。因而,必须把如何正确设计印刷线路板元件布局的结构和正确选择布线方向及整体 仪器的工艺结构三方面联合起来考虑,合理的工艺结构,既可消除因布线不当而产生的噪声 干扰,同时便于生产中的安装、调试与检修等。  下面我们针对上述问题进行讨论,由于优良“结构”没有一个严格的“定义”和“模式”, 因而下面讨论,只起抛砖引玉的作用,仅供参考。每一种仪器的结构必须根据具体要求(电 印刷布线图的基本设计方法和原则要求 气性能、整机结构安装及面板布局等要求),采取相应的结构设计方案,并对几种可行设计 值得注意的单片机控制板的设计原则 方案进行比较和反复修改。 高速PCB设计指南之一 印刷板电源、地总线的布线结构选择----系统结构:模拟电路和数字电路在元件布局图的设 高速PCB设计指南之二 计和布线方法上有许多相同和不同之处。模拟电路中,由于放大器的存在,由布线产生的极 高速PCB设计指南之三 小噪声电压,都会引起输出信号的严重失真,在数字电路中,TTL噪声容限为0.4V~ 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 0.6V,CMOS噪声容限为Vcc的0.3~0.45倍,故数字电路具有较强的抗干扰的能力。 良好的电源和地总线方式的合理选择是仪器可靠工作的重要保证,相当多的干扰源是通过电 源和地总线产生的,其中地线引起的噪声干扰最大。 高速PCB设计指南之七 二、印刷电路板图设计的基本原则要求 file:///D|/Backup/我的文档/pcb布线经验总结精华/016.HTM[2009-6-8 8:41:01] coolbor工作室——PCB设计(经验文章)——印刷布线图的基本设计方法和原则要求 高速PCB设计指南之八 1.印刷电路板的设计,从确定板的尺寸大小开始,印刷电路板的尺寸因受机箱外壳大小限 高速电子线路的信号完整性设计(一) 制,以能恰好安放入外壳内为宜,其次,应考虑印刷电路板与外接元器件(主要是电位器、 高速电子线路的信号完整性设计(二) 插口或另外印刷电路板)的连接方式。印刷电路板与外接元件一般是通过塑料导线或金属隔 高速电子线路的信号完整性设计(三) 离线进行连接。但有时也设计成插座形式。即:在设备内安装一个插入式印刷电路板要留出 布线技巧 充当插口的接触位置。  编解码电路板设计指南 对于安装在印刷电路板上的较大的元件,要加金属附件固定,以提高耐振、耐冲击性能。 2.布线图设计的基本方法 首先需要对所选用元件器及各种插座的规格、尺寸、面积等有完全的了解;对各部件的位置 安排作合理的、仔细的考虑,主要是从电磁场兼容性、抗干扰的角度,走线短,交叉少,电 源,地的路径及去耦等方面考虑。各部件位置定出后,就是各部件的连线,按照电路图连接 有关引脚,完成的方法有多种,印刷线路图的设计有计算机辅助设计与手工设计方法两种。  最原始的是手工排列布图。这比较费事,往往要反复几次,才能最后完成,这在没有其它绘 图设备时也可以,这种手工排列布图方法对刚学习印刷板图设计者来说也是很有帮助的。计 算机辅助制图,现在有多种绘图软件,功能各异,但总的说来,绘制、修改较方便,并且可 以存盘贮存和打印。 接着,确定印刷电路板所需的尺寸,并按原理图,将各个元器件位置初步确定下来,然后经 过不断调整使布局更加合理,印刷电路板中各元件之间的接线安排方式如下: (1)印刷电路中不允许有交叉电路,对于可能交叉的线条,可以用“钻”、“绕”两种办 法解决。即,让某引线从别的电阻、电容、三极管脚下的空隙处“钻”过去,或从可能交叉 的某条引线的一端“绕”过去,在特殊情况下如何电路很复杂,为简化设计也允许用导线跨 接,解决交叉电路问题。  (2)电阻、二极管、管状电容器等元件有“立式”,“卧式”两种安装方式。立式指的是 元件体垂直于电路板安装、焊接,其优点是节省空间,卧式指的是元件体平行并紧贴于电路 板安装,焊接,其优点是元件安装的机械强度较好。这两种不同的安装元件,印刷电路板上 的元件孔距是不一样的。 (3)同一级电路的接地点应尽量靠近,并且本级电路的电源滤波电容也应接在该级接地点 上。特别是本级晶体管基极、发射极的接地点不能离得太远,否则因两个接地点间的铜箔太 长会引起干扰与自激,采用这样“一点接地法”的电路,工作较稳定,不易自激。  (4)总地线必须严格按高频-中频-低频一级级地按弱电到强电的顺序排列原则,切不可 随便翻来复去乱接,级与级间宁肯可接线长点,也要遵守这一规定。特别是变频头、再生 头、调频头的接地线安排要求更为严格,如有不当就会产生自激以致无法工作。 调频头等高频电路常采用大面积包围式地线,以保证有良好的屏蔽效果。 (5)强电流引线(公共地线,功放电源引线等)应尽可能宽些,以降低布线电阻及其电压 降,可减小寄生耦合而产生的自激。  (6)阻抗高的走线尽量短,阻抗低的走线可长一些,因为阻抗高的走线容易发笛和吸收信 号,引起电路不稳定。电源线、地线、无反馈元件的基极走线、发射极引线等均属低阻抗走 file:///D|/Backup/我的文档/pcb布线经验总结精华/016.HTM[2009-6-8 8:41:01] coolbor工作室——PCB设计(经验文章)——印刷布线图的基本设计方法和原则要求 线,射极跟随器的基极走线、收录机两个声道的地线必须分开,各自成一路,一直到功效末 端再合起来,如两路地线连来连去,极易产生串音,使分离度下降。 三、印刷板图设计中应注意下列几点 1.布线方向:从焊接面看,元件的排列方位尽可能保持与原理图相一致,布线方向最好与 电路图走线方向相一致,因生产过程中通常需要在焊接面进行各种参数的检测,故这样做便 于生产中的检查,调试及检修(注:指在满足电路性能及整机安装与面板布局要求的前提 下)。  2.各元件排列,分布要合理和均匀,力求整齐,美观,结构严谨的工艺要求。 3.电阻,二极管的放置方式:分为平放与竖放两种: (1)平放:当电路元件数量不多,而且电路板尺寸较大的情况下,一般是采用平放较好; 对于1/4W以下的电阻平放时,两个焊盘间的距离一般取4/10英寸,1/2W的电阻平放时,两焊盘 的间距一般取5/10英寸;二极管平放时,1N400X系列整流管,一般取3/10英寸;1N540X系列整 流管,一般取4~5/10英寸。 (2)竖放:当电路元件数较多,而且电路板尺寸不大的情况下,一般是采用竖放,竖放时 两个焊盘的间距一般取1~2/10英寸。 4.电位器:IC座的放置原则 (1)电位器:在稳压器中用来调节输出电压,故设计电位器应满中顺时针调节时输出电压 升高,反时针调节器节时输出电压降低; 在可调恒流充电器中电位器用来调节充电电流折大小,设计电位器时应满中顺时针调节时, 电流增大。 电位器安放位轩应当满中整机结构安装及面板布局的要求,因此应尽可能放轩在板的边缘, 旋转柄朝外。  (2)IC座:设计印刷板图时,在使用IC座的场合下,一定要特别注意IC座上定位槽放置的 方位是否正确,并注意各个IC脚位是否正确,例如第1脚只能位于IC座的右下角线或者左上 角,而且紧靠定位槽(从焊接面看)。 5.进出接线端布置 (1)相关联的两引线端不要距离太大,一般为2~3/10英寸左右较合适。 (2)进出线端尽可能集中在1至2个侧面,不要太过离散。 6.设计布线图时要注意管脚排列顺序,元件脚间距要合理。 7.在保证电路性能要求的前提下,设计时应力求走线合理,少用外接跨线,并按一定顺充 要求走线,力求直观,便于安装,高度和检修。  8.设计布线图时走线尽量少拐弯,力求线条简单明了。 9.布线条宽窄和线条间距要适中,电容器两焊盘间距应尽可能与电容引线脚的间距相符; 10.设计应按一定顺序方向进行,例如可以由左往右和由上而下的顺序进行。 Copyright http://coolbor.myetang.com All Rights Reserved  file:///D|/Backup/我的文档/pcb布线经验总结精华/016.HTM[2009-6-8 8:41:01] coolbor工作室——PCB设计(经验文章)——印刷布线图的基本设计方法和原则要求 Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/016.HTM[2009-6-8 8:41:01] coolbor工作室——PCB设计(经验文章)——值得注意的单片机控制板的设计原则 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 印制电路板的可靠性设计—地线设计 值得注意的单片机控制板的设计原则 摘自《电路设计与制版Protel 99高级应用》 人民邮电出版社 印制电路板的可靠性设计-去耦电容配 置 需要遵循的原则如下: 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 (1) 在元器件的布局方面,应该把相互有关的元件尽量放得靠近一些,例如,时钟发生 器、晶振、CPU的时钟输入端都易产生噪声,在放置的时候应把它们靠近些。对于那些易产生 噪声的器件、小电流电路、大电流电路开关电路等,应尽量使其远离单片机的逻辑控制电路 和存储电路(ROM、RAM),如果可能的话,可以将这些电路另外制成电路板,这样有利于抗 干扰,提高电路工作的可靠性。 高质量PCB设计 (2) 尽量在关键元件,如ROM、RAM等芯片旁边安装去耦电容。实际上,印制电路板走线、 电路板布局、布线和安装的抗ESD设计 引脚连线和接线等都可能含有较大的电感效应。大的电感可能会在Vcc走线上引起严重的开关 规则 噪声尖峰。防止Vcc走线上开关噪声尖峰的唯一方法,是在VCC与电源地之间安放一个0.1uF的 嵌入式开关电源的PCB设计 电子去耦电容。如果电路板上使用的是表面贴装元件,可以用片状电容直接紧靠着元件,在 确保信号完整性的电路板设计准则 Vcc引脚上固定。最好是使用瓷片电容,这是因为这种电容具有较低的静电损耗(ESL)和高 频阻抗,另外这种电容温度和时间上的介质稳定性也很不错。尽量不要使用钽电容,因为在 印刷布线图的基本设计方法和原则要求 高频下它的阻抗较高。 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 在安放去耦电容时需要注意以下几点: ·在印制电路板的电源输入端跨接100uF左右的电解电容,如果体积允许的话,电容量大一些 则更好。 ·原则上每个集成电路芯片的旁边都需要放置一个0.01uF的瓷片电容,如果电路板的空隙太 小而放置不下时,可以每10个芯片左右放置一个1~10的钽电容。 · 对于抗干扰能力弱、关断时电流变化大的元件和RAM、ROM等存储元件,应该在电源线 (Vcc)和地线之间接入去耦电容。 file:///D|/Backup/我的文档/pcb布线经验总结精华/017.HTM[2009-6-8 8:40:51] coolbor工作室——PCB设计(经验文章)——值得注意的单片机控制板的设计原则 高速PCB设计指南之八 ·电容的引线不要太长,特别是高频旁路电容不能带引线。 高速电子线路的信号完整性设计(一) (3) 在单片机控制系统中,地线的种类有很多,有系统地、屏蔽地、逻辑地、模拟地等, 高速电子线路的信号完整性设计(二) 地线是否布局合理,将决定电路板的抗干扰能力。在设计地线和接地点的时候,应该考虑以 高速电子线路的信号完整性设计(三) 下问题:  布线技巧 编解码电路板设计指南 ·逻辑地和模拟地要分开布线,不能合用,将它们各自的地线分别与相应的电源地线相连。 在设计时,模拟地线应尽量加粗,而且尽量加大引出端的接地面积。一般来讲,对于输入输 出的模拟信号,与单片机电路之间最好通过光耦进行隔离。 ·在设计逻辑电路的印制电路版时,其地线应构成闭环形式,提高电路的抗干扰能力。 ·地线应尽量的粗。如果地线很细的话,则地线电阻将会较大,造成接地电位随电流的变化 而变化,致使信号电平不稳,导致电路的抗干扰能力下降。在布线空间允许的情况下,要保 证主要地线的宽度至少在2~3mm以上,元件引脚上的接地线应该在1.5mm左右。 ·要注意接地点的选择。当电路板上信号频率低于1MHz时,由于布线和元件之间的电磁感应 影响很小,而接地电路形成的环流对干扰的影响较大,所以要采用一点接地,使其不形成回 路。当电路板上信号频率高于10MHz时,由于布线的电感效应明显,地线阻抗变得很大,此时 接地电路形成的环流就不再是主要的问题了。所以应采用多点接地,尽量降低地线阻抗。 ·电源线的布置除了要根据电流的大小尽量加粗走线宽度外,在布线时还应使电源线、地线 的走线方向与数据线的走线方身一致在布线工作的最后,用地线将电路板的底层没有走线的 地方铺满,这些方法都有助于增强电路的抗干扰能力。  ·数据线的宽度应尽可能地宽,以减小阻抗。数据线的宽度至少不小于0.3mm(12mil),如果 采用0.46~0.5mm(18mil~20mil)则更为理想。 ·由于电路板的一个过孔会带来大约10pF的电容效应,这对于高频电路,将会引入太多的干 扰,所以在布线的时候,应尽可能地减少过孔的数量。再有,过多的过孔也会造成电路板的 机械强度降低。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/017.HTM[2009-6-8 8:40:51] coolbor工作室——PCB设计(经验文章) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 高速PCB设计指南之一 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 第一篇 PCB布线 置 在PCB设计中,布线是完成产品设计的重要步骤,可以说前面的准备工作都是为它而做的, 印制电路板设计原则和搞干扰措施 在整个PCB中,以布线的设计过程限定最高,技巧最细、工作量最大。PCB布线有单面布线、 PCB业余制作基本方法和工艺流程 双面布线及多层布线。布线的方式也有两种:自动布线及交互式布线,在自动布线之前, 可 PCB新技术 以用交互式预先对要求比较严格的线进行布线,输入端与输出端的边线应避免相邻平行, 以 印制线路板问题 免产生反射干扰。必要时应加地线隔离,两相邻层的布线要互相垂直,平行容易产生寄生耦 高频电路布线技巧 合。  电子产品设计中的考虑种种 自动布线的布通率,依赖于良好的布局,布线规则可以预先设定, 包括走线的弯曲次数、导 高质量PCB设计 通孔的数目、步进的数目等。一般先进行探索式布经线,快速地把短线连通, 然后进行迷宫 式布线,先把要布的连线进行全局的布线路径优化,它可以根据需要断开已布的线。 并试着 电路板布局、布线和安装的抗ESD设计 规则 重新再布线,以改进总体效果。 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 对目前高密度的PCB设计已感觉到贯通孔不太适应了, 它浪费了许多宝贵的布线通道,为解 决这一矛盾,出现了盲孔和埋孔技术,它不仅完成了导通孔的作用, 还省出许多布线通道使 布线过程完成得更加方便,更加流畅,更为完善,PCB 板的设计过程是一个复杂而又简单的 印刷布线图的基本设计方法和原则要求 过程,要想很好地掌握它,还需广大电子工程设计人员去自已体会, 才能得到其中的真谛。 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 1 电源、地线的处理 既使在整个PCB板中的布线完成得都很好,但由于电源、 地线的考虑不周到而引起的干扰, 会使产品的性能下降,有时甚至影响到产品的成功率。所以对电、 地线的布线要认真对待, 把电、地线所产生的噪音干扰降到最低限度,以保证产品的质量。 对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因, 现只 对降低式抑制噪音作以表述: (1)、众所周知的是在电源、地线之间加上去耦电容。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_1.HTM[2009-6-8 8:40:51] coolbor工作室——PCB设计(经验文章) (2)、尽量加宽电源、地线宽度,最好是地线比电源线宽,它们的关系是:地线>电源线> 高速PCB设计指南之八 信号线,通常信号线宽为:0.2~0.3mm,最经细宽度可达0.05~0.07mm,电源线为1.2~2.5 mm 高速电子线路的信号完整性设计(一) 高速电子线路的信号完整性设计(二) 对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能 高速电子线路的信号完整性设计(三) 这样使用)  布线技巧 (3)、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或 编解码电路板设计指南 是做成多层板,电源,地线各占用一层。 2 数字电路与模拟电路的共地处理 现在有许多PCB不再是单一功能电路(数字或模拟电路),而是由数字电路和模拟电路混合构 成的。因此在布线时就需要考虑它们之间互相干扰问题,特别是地线上的噪音干扰。 数字电路的频率高,模拟电路的敏感度强,对信号线来说,高频的信号线尽可能远离敏感的 模拟电路器件,对地线来说,整人PCB对外界只有一个结点,所以必须在PCB内部进行处理 数、模共地的问题,而在板内部数字地和模拟地实际上是分开的它们之间互不相连,只是在 PCB与外界连接的接口处(如插头等)。数字地与模拟地有一点短接,请注意,只有一个连接 点。也有在PCB上不共地的,这由系统设计来决定。 3 信号线布在电(地)层上 在多层印制板布线时,由于在信号线层没有布完的线剩下已经不多,再多加层数就会造成浪 费也会给生产增加一定的工作量,成本也相应增加了,为解决这个矛盾,可以考虑在电 (地)层上进行布线。首先应考虑用电源层,其次才是地层。因为最好是保留地层的完整 性。 4 大面积导体中连接腿的处理 在大面积的接地(电)中,常用元器件的腿与其连接,对连接腿的处理需要进行综合的考 虑,就电气性能而言,元件腿的焊盘与铜面满接为好,但对元件的焊接装配就存在一些不良 隐患如:①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要,做 成十字花焊盘,称之为热隔离(heat shield)俗称热焊盘(Thermal),这样,可使在焊接 时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电(地)层腿的处理相同。 5 布线中网络系统的作用 在许多CAD系统中,布线是依据网络系统决定的。网格过密,通路虽然有所增加,但步进太 小,图场的数据量过大,这必然对设备的存贮空间有更高的要求,同时也对象计算机类电子 产品的运算速度有极大的影响。而有些通路是无效的,如被元件腿的焊盘占用的或被安装 孔、定们孔所占用的等。网格过疏,通路太少对布通率的影响极大。所以要有一个疏密合理 的网格系统来支持布线的进行。 标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸 (2.54 mm)或小于0.1英寸的整倍数,如:0.05英寸、0.025英寸、0.02英寸等。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_1.HTM[2009-6-8 8:40:51] coolbor工作室——PCB设计(经验文章) 6 设计规则检查(DRC) 布线设计完成后,需认真检查布线设计是否符合设计者所制定的规则,同时也需确认所制定 的规则是否符合印制板生产工艺的需求,一般检查有如下几个方面: (1)、线与线,线与元件焊盘,线与贯通孔,元件焊盘与贯通孔,贯通孔与贯通孔之间的距 离是否合理,是否满足生产要求。  (2)、电源线和地线的宽度是否合适,电源与地线之间是否紧耦合(低的波阻抗)?在PCB 中是否还有能让地线加宽的地方。  (3)、对于关键的信号线是否采取了最佳措施,如长度最短,加保护线,输入线及输出线被 明显地分开。  (4)、模拟电路和数字电路部分,是否有各自独立的地线。  (5)后加在PCB中的图形(如图标、注标)是否会造成信号短路。  (6)对一些不理想的线形进行修改。  (7)、在PCB上是否加有工艺线?阻焊是否符合生产工艺的要求,阻焊尺寸是否合适,字符 标志是否压在器件焊盘上,以免影响电装质量。  (8)、多层板中的电源地层的外框边缘是否缩小,如电源地层的铜箔露出板外容易造成短 路。 第二篇 PCB布局 在设计中,布局是一个重要的环节。布局结果的好坏将直接影响布线的效果,因此可以这样 认为,合理的布局是PCB设计成功的第一步。 布局的方式分两种,一种是交互式布局,另一种是自动布局,一般是在自动布局的基础上用 交互式布局进行调整,在布局时还可根据走线的情况对门电路进行再分配,将两个门电路进 行交换,使其成为便于布线的最佳布局。在布局完成后,还可对设计文件及有关信息进行返 回标注于原理图,使得PCB板中的有关信息与原理图相一致,以便在今后的建档、更改设计能 同步起来, 同时对模拟的有关信息进行更新,使得能对电路的电气性能及功能进行板级验 证。 考虑整体美观 一个产品的成功与否,一是要注重内在质量,二是兼顾整体的美观,两者都较完美才能认为 该产品是成功的。 在一个PCB板上,元件的布局要求要均衡,疏密有序,不能头重脚轻或一头沉。 布局的检查  印制板尺寸是否与加工图纸尺寸相符?能否符合PCB制造工艺要求?有无定位标记?  元件在二维、三维空间上有无冲突?  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_1.HTM[2009-6-8 8:40:51] coolbor工作室——PCB设计(经验文章) 元件布局是否疏密有序,排列整齐?是否全部布完?  需经常更换的元件能否方便的更换?插件板插入设备是否方便?  热敏元件与发热元件之间是否有适当的距离?  调整可调元件是否方便?  在需要散热的地方,装了散热器没有?空气流是否通畅?  信号流程是否顺畅且互连最短?  插头、插座等与机械设计是否矛盾?  线路的干扰问题是否有所考虑? 第三篇 高速PCB设计 (一)、电子系统设计所面临的挑战 随着系统设计复杂性和集成度的大规模提高,电子系统设计师们正在从事100MHZ以上的电路 设计,总线的工作频率也已经达到或者超过50MHZ,有的甚至超过100MHZ。目前约50% 的设计 的时钟频率超过50MHz,将近20% 的设计主频超过120MHz。 当系统工作在50MHz时,将产生传输线效应和信号的完整性问题;而当系统时钟达到120MHz 时,除非使用高速电路设计知识,否则基于传统方法设计的PCB将无法工作。因此,高速电路 设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设 计技术,才能实现设计过程的可控性。 (二)、什么是高速电路 通常认为如果数字逻辑电路的频率达到或者超过45MHZ ̄50MHZ,而且工作在这个频率之上的电 路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。 实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或 称信号的跳变)引发了信号传输的非预期结果。因此,通常约定如果线传播延时大于1/2数字 信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应。  信号的传递发生在信号状态改变的瞬间,如上升或下降时间。信号从驱动端到接收端经过一 段固定的时间,如果传输时间小于1/2的上升或下降时间,那么来自接收端的反射信号将在信 号改变状态之前到达驱动端。反之,反射信号将在信号改变状态之后到达驱动端。如果反射 信号很强,叠加的波形就有可能会改变逻辑状态。 (三)、高速信号的确定 上面我们定义了传输线效应发生的前提条件,但是如何得知线延时是否大于1/2驱动端的信号 上升时间? 一般地,信号上升时间的典型值可通过器件手册给出,而信号的传播时间在PCB 设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。  PCB 板上每单位英寸的延时为 0.167ns.。但是,如果过孔多,器件管脚多,网线上设置的约 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_1.HTM[2009-6-8 8:40:51] coolbor工作室——PCB设计(经验文章) 束多,延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片, 则最大布线长度为7.62mm。  设Tr 为信号上升时间, Tpd 为信号线传播延时。如果Tr≥4Tpd,信号落在安全区域。如果 2Tpd≥Tr≥4Tpd,信号落在不确定区域。如果Tr≤2Tpd,信号落在问题区域。对于落在不确 定区域及问题区域的信号,应该使用高速布线方法。 (四)、什么是传输线 PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值 0.25-0.55 ohms/foot,因为绝缘层的缘故,并联电阻阻值通常很高。将寄生电阻、电容和电 感加到实际的PCB连线中之后,连线上的最终阻抗称为特征阻抗Zo。线径越宽,距电源/地越 近,或隔离层的介电常数越高,特征阻抗就越小。如果传输线和接收端的阻抗不匹配,那么 输出的电流信号和信号最终的稳定状态将不同,这就引起信号在接收端产生反射,这个反射 信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小,直到信号 的电压和电流达到稳定。这种效应被称为振荡,信号的振荡在信号的上升沿和下降沿经常可 以看到。 (五)、传输线效应 基于上述定义的传输线模型,归纳起来,传输线会对整个电路设计带来以下效应。 · 反射信号Reflected signals · 延时和时序错误Delay & Timing errors · 多次跨越逻辑电平门限错误False Switching · 过冲与下冲Overshoot/Undershoot · 串扰Induced Noise (or crosstalk) · 电磁辐射EMI radiation 5.1 反射信号 如果一根走线没有被正确终结(终端匹配),那么来自于驱动端的信号脉冲在接收端被反射, 从而引发不预期效应,使信号轮廓失真。当失真变形非常显著时可导致多种错误,引起设计 失败。同时,失真变形的信号对噪声的敏感性增加了,也会引起设计失败。如果上述情况没 有被足够考虑,EMI将显著增加,这就不单单影响自身设计结果,还会造成整个系统的失败。 反射信号产生的主要原因:过长的走线;未被匹配终结的传输线,过量电容或电感以及阻抗 失配。 5.2 延时和时序错误 信号延时和时序错误表现为:信号在逻辑电平的高与低门限之间变化时保持一段时间信号不 跳变。过多的信号延时可能导致时序错误和器件功能的混乱。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_1.HTM[2009-6-8 8:40:51] coolbor工作室——PCB设计(经验文章) 通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计 的正确性。信号延时产生的原因:驱动过载,走线过长。 5.3 多次跨越逻辑电平门限错误 信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻辑电 平门限错误是信号振荡的一种特殊的形式,即信号的振荡发生在逻辑电平门限附近,多次跨 越逻辑电平门限会导致逻辑功能紊乱。反射信号产生的原因:过长的走线,未被终结的传输 线,过量电容或电感以及阻抗失配。 5.4 过冲与下冲  过冲与下冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入 保护二极管保护,但有时这些过冲电平会远远超过元件电源电压范围,损坏元器件。 5.5 串扰 串扰表现为在一根信号线上有信号通过时,在PCB板上与之相邻的信号线上就会感应出相关的 信号,我们称之为串扰。 信号线距离地线越近,线间距越大,产生的串扰信号越小。异步信号和时钟信号更容易产生 串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。 5.6 电磁辐射 EMI(Electro-Magnetic Interference)即电磁干扰,产生的问题包含过量的电磁辐射及对电 磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时,会对周围环境辐射电磁波,从而 干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线 不合理。目前已有进行 EMI仿真的软件工具,但EMI仿真器都很昂贵,仿真参数和边界条件设 置又很困难,这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设 计规则应用在设计的每一环节,实现在设计各环节上的规则驱动和控制。 (六)、避免传输线效应的方法 针对上述传输线问题所引入的影响,我们从以下几方面谈谈控制这些影响的方法。 6.1 严格控制关键网线的走线长度 如果设计中有高速跳变的边沿,就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使 用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原 则:如果采用CMOS或TTL电路进行设计,工作频率小于10MHz,布线长度应不大于7英寸。工作 频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英 寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准,就存在传输线的问题。 6.2 合理规划走线的拓扑结构 解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_1.HTM[2009-6-8 8:40:51] coolbor工作室——PCB设计(经验文章) 一根网线的布线顺序及布线结构。当使用高速逻辑器件时,除非走线分支长度保持很短,否 则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下,PCB走线采用两 种基本拓扑结构,即菊花链(Daisy Chain)布线和星形(Star)分布。 对于菊花链布线,布线从驱动端开始,依次到达各接收端。如果使用串联电阻来改变信号特 性,串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面,菊花链走线效果最 好。但这种走线方式布通率最低,不容易100%布通。实际设计中,我们是使菊花链布线中分 支长度尽可能短,安全的长度值应该是:Stub Delay <= Trt *0.1. 例如,高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可 用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。 星形拓扑结构可以有效的避免时钟信号的不同步问题,但在密度很高的PCB板上手工完成布线 十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终 端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算,也可通过CAD工具计算出特征 阻抗值和终端匹配电阻值。 在上面的两个例子中使用了简单的终端电阻,实际中可选择使用更复杂的匹配终端。第一种 选择是RC匹配终端。RC匹配终端可以减少功率消耗,但只能使用于信号工作比较稳定的情 况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响 信号的形状和传播速度。 串联电阻匹配终端不会产生额外的功率消耗,但会减慢信号的传输。这种方式用于时间延迟 影响不大的总线驱动电路。 串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。 最后一种方式为分离匹配终端,这种方式匹配元件需要放置在接收端附近。其优点是不会拉 低信号,并且可以很好的避免噪声。典型的用于TTL输入信号(ACT, HCT, FAST)。 此外,对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元 件具有较低的电感,所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可 选:垂直方式和水平方式。 垂直安装方式中电阻的一条安装管脚很短,可以减少电阻和电路板间的热阻,使电阻的热量 更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装较低有 更低的电感。但过热的电阻会出现漂移,在最坏的情况下电阻成为开路,造成PCB走线终结匹 配失效,成为潜在的失败因素。 6.3 抑止电磁干扰的方法 很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC)。其中非常重要的是保证PCB板有 很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外,使电路 板的最外层信号的密度最小也是减少电磁辐射的好方法,这种方法可采用"表面积层"技 术"Build-up"设计制做PCB来实现。表面积层通过在普通工艺 PCB 上增加薄绝缘层和用于贯 穿这些层的微孔的组合来实现 ,电阻和电容可埋在表层下,单位面积上的走线密度会增加近 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_1.HTM[2009-6-8 8:40:51] coolbor工作室——PCB设计(经验文章) 一倍,因而可降低 PCB的体积。PCB 面积的缩小对走线的拓扑结构有巨大的影响,这意味着 缩小的电流回路,缩小的分支走线长度,而电磁辐射近似正比于电流回路的面积;同时小体 积特征意味着高密度引脚封装器件可以被使用,这又使得连线长度下降,从而电流回路减 小,提高电磁兼容特性。 6.4 其它可采用技术 为减小集成电路芯片电源上的电压瞬时过冲,应该为集成电路芯片添加去耦电容。这可以有 效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。 当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时,其平滑毛刺的效果 最好。这就是为什么有一些器件插座上带有去耦电容,而有的器件要求去耦电容距器件的距 离要足够的小。 任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。 如果没有电源层,那么长的电源连线会在信号和回路间形成环路,成为辐射源和易感应电 路。 走线构成一个不穿过同一网线或其它走线的环路的情况称为开环。如果环路穿过同一网线其 它走线则构成闭环。两种情况都会形成天线效应(线天线和环形天线)。天线对外产生EMI辐 射,同时自身也是敏感电路。闭环是一个必须考虑的问题,因为它产生的辐射与闭环面积近 似成正比。 结束语 高速电路设计是一个非常复杂的设计过程,ZUKEN公司的高速电路布线算法(Route Editor)和 EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题。本文所阐述的方法就是专门 针对解决这些高速电路设计问题的。此外,在进行高速电路设计时有多个因素需要加以考 虑,这些因素有时互相对立。如高速器件布局时位置靠近,虽可以减少延时,但可能产生串 扰和显著的热效应。因此在设计中,需权衡各因素,做出全面的折衷考虑;既满足设计要 求,又降低设计复杂度。高速PCB设计手段的采用构成了设计过程的可控性,只有可控的,才 是可靠的,也才能是成功的! Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/018_1.HTM[2009-6-8 8:40:51] coolbor工作室——PCB设计(经验文章) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 高速PCB设计指南之二 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 第一篇 高密度(HD)电路的设计 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 本文介绍,许多人把芯片规模的BGA封装看作是由便携式电子产品所需的空间限制的一个 可行的解决方案,它同时满足这些产品更高功能与性能的要求。为便携式产品的高密度电路 设计应该为装配工艺着想。 当为今天价值推动的市场开发电子产品时,性能与可靠性是最优先考虑的。为了在这个市场 上竞争,开发者还必须注重装配的效率,因为这样可以控制制造成本。电子产品的技术进步 和不断增长的复杂性正产生对更高密度电路制造方法的需求。当设计要求表面贴装、密间距 和向量封装的集成电路 IC 时,可能要求具有较细的线宽和较密间隔的更高密度电路 板。可是,展望未来,一些已经在供应微型旁路孔、序列组装电路板的公司正大量投资来扩 电路板布局、布线和安装的抗ESD设计 大能力。这些公司认识到便携式电子产品对更小封装的目前趋势。单是通信与个人计算产品 规则 工业就足以领导全球的市场。  嵌入式开关电源的PCB设计 高密度电子产品的开发者越来越受到几个因素的挑战:物理 复杂元件上更密的引脚间 确保信号完整性的电路板设计准则 隔 、财力 贴装必须很精密 、和环境 许多塑料封装吸潮,造成装配处理期间的破 印刷布线图的基本设计方法和原则要求 裂 。物理因素也包括安装工艺的复杂性与最终产品的可靠性。进一步的财政决定必须考虑 值得注意的单片机控制板的设计原则 产品将如何制造和装配设备效率。较脆弱的引脚元件,如0.50与0.40mm 0.0 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 20″与0.016″ 引脚间距的SQFP shrink quad flat pac k ,可能在维护一个持续的装配工艺合格率方面向装配专家提出一个挑战。最成功的开发 计划是那些已经实行工艺认证的电路板设计指引和工艺认证的焊盘几何形状。 在环境上,焊盘几何形状可能不同,它基于所用的安装电子零件的焊接类型。可能的时候, 焊盘形状应该以一种对使用的安装工艺透明的方式来定义。不管零件是安装在板的一面或两 面、经受波峰、回流或其它焊接,焊盘与零件尺寸应该优化,以保证适当的焊接点与检查标 准。虽然焊盘图案是在尺寸上定义的,并且因为它是印制板电路几何形状的一部分,它们受 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) 高速PCB设计指南之八 到可生产性水平和与电镀、腐蚀、装配或其它条件有关的公差的限制。生产性方面也与阻焊 层的使用和在阻焊与导体图案之间的对齐定位有关。 高速电子线路的信号完整性设计(一) 高速电子线路的信号完整性设计(二) 1、焊盘的要求 国际电子技术委员会 IEC  International Eletrotechni 高速电子线路的信号完整性设计(三) 布线技巧 cal Commission 的61188标准认识到对焊接圆角或焊盘凸起条件的不同 编解码电路板设计指南 目标的需要。这个新的国际标准确认两个为开发焊盘形状提供信息的基本方法: 1).基于工业元件规格、电路板制造和元件贴装精度能力的准确资料。这些焊盘形状局限于 一个特定的元件,有一个标识焊盘形状的编号。  2).一些方程式可用来改变给定的信息,以达到一个更稳健的焊接连接,这是用于一些特殊 的情况,在这些情况中用于贴装或安装设备比在决定焊盘细节时所假设的精度有或多或少的 差别。 该标准为用于贴装各种引脚或元件端子的焊盘定义了最大、中等和最小材料情况。除非另外 标明,这个标准将所有三中"希望目标"标记为一级、二级或三级。 一级:最大 - 用于低密度产品应用,"最大"焊盘条件用于波峰或流动焊接无引脚的片状元 件和有引脚的翅形元件。为这些元件以及向内的″J″型引脚元件配置的几何形状可以为手 工焊接和回流焊接提供一个较宽的工艺窗口。 二级:中等 - 具有中等水平元件密度的产品可以考虑采用这个"中等"的焊盘几何形状。与 IPC-SM-782标准焊盘几何形状非常相似,为所有元件类型配置的中等焊盘将为回 流焊接工艺提供一个稳健的焊接条件,并且应该为无引脚元件和翅形引脚类元件的波峰或流 动焊接提供适当的条件。 三级:最小 - 具有高元件密度的产品 通常是便携式产品应用 可以考虑"最小"焊盘几何 形状。最小焊盘几何形状的选择可能不适合于所有的产品。在采用最小的焊盘形状之前,使 用这应该考虑产品的限制条件,基于表格中所示的条件进行试验。 在IPC-SM-782中所提供的以及在IEC61188中所配置的焊盘几何形状应该 接纳元件公差和工艺变量。虽然在IPC标准中的焊盘已经为使用者的多数装配应用提供一 个稳健的界面,但是一些公司已经表示了对采用最小焊盘几何形状的需要,以用于便携式电 子产品和其它独特的高密度应用。 国际焊盘标准(IEC61188)了解到更高零件密度应用的要求,并提供用于特殊产品类 型的焊盘几何形状的信息。这些信息的目的是要提供适当的表面贴装焊盘的尺寸、形状和公 差,以保证适当焊接圆角的足够区域,也允许对这些焊接点的检查、测试和返工。  图一和表一所描述的典型的三类焊盘几何形状是为每一类元件所提供的:最大焊盘(一级)、 中等焊盘(二级)和最小焊盘(三级)。 图一、两个端子的、矩形电容与电阻元件的IEC标准可以不同以满足特殊产品应用 表一、矩形与方形端的元件 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) (陶瓷电容与电阻) (单位:mm) 焊盘特性 脚趾-焊盘突出 脚跟-焊盘突出 侧面-焊盘突出 开井余量 圆整因素 最大一级 0.6 0.0 0.1 0.5 最近0.5 中等二级 0.4 0.0 0.0 0.25 最近0.05 最小三级 0.2 0.0 0.0 0.05 最近0.05   焊接点的脚趾、脚跟和侧面圆角必须针对元件、电路板和贴装精度偏差的公差 平方和 。 如图二所示,最小的焊接点或焊盘突出是随着公差变量而增加的(表二)。 图二、带状翅形引脚元件的IEC标准定义了三种可能的变量以满足用户的应用 焊盘特性 最大一级 中等二级 最小三级  脚趾-焊盘突出 0.8 0.5 0.2  脚跟-焊盘突出 0.5 0.35 0.2  侧面-焊盘突出 0.05 0.05 0.03  开井余量 0.5 0.25 0.05  圆整因素 最近0.5 最近0.05 最近0.05 表二、平带L形与翅形引脚 (大于0.625mm的间距) (单位:mm)  如果这些焊盘的用户希望对贴装和焊接设备有一个更稳健的工艺条件,那么分析中的个别元 素可以改变到新的所希望的尺寸条件。这包括元件、板或贴装精度的扩散,以及最小的焊接 点或焊盘突出的期望(表3,4,5和6)。 用于焊盘的轮廓公差方法的方式与元件的类似。所有焊盘公差都是要对每一个焊盘以最大尺 寸提供一个预计的焊盘图形。单向公差是要减小焊盘尺寸,因此得当焊接点形成的较小区 域。为了使开孔的尺寸标注系统容易,焊盘是跨过内外极限标注尺寸的。 在这个标准中,尺寸标注概念使用极限尺寸和几何公差来描述焊盘允许的最大与最小尺寸。 当焊盘在其最大尺寸时,结果可能是最小可接受的焊盘之间的间隔;相反,当焊盘在其最小 尺寸时,结果可能是最小的可接受焊盘,需要达到可靠的焊接点。这些极限允许判断焊盘通 过/不通过的条件。 假设焊盘几何形状是正确的,并且电路结构的最终都满足所有规定标准,焊接缺陷应该可以 减少;尽管如此,焊接缺陷还可能由于材料与工艺变量而发生。为密间距 fine pit file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) ch 开发焊盘的设计者必须建立一个可靠的焊接连接所要求的最小脚尖与脚跟,以及在元 件封装特征上允许最大与最小 或至少 的材料条件。 表三、J形引脚 (单位:mm) 焊盘特性 最大一级 中等二级 最小三级  脚趾-焊盘突出 0.2 0.2 0.2  脚跟-焊盘突出 0.8 0.6 0.4  侧面-焊盘突出 0.1 0.05 0.0  开井余量 1.5 0.8 0.2  圆整因素 最近0.5 最近0.05 最近0.05 表四、圆柱形端子(MELF) (单位:mm) 焊盘特性 最大一级 中等二级 最小三级  脚趾-焊盘突出 1.0 0.4 0.2  脚跟-焊盘突出 0.2 0.1 0.0  侧面-焊盘突出 0.2 0.1 0.0  开井余量 0.2 0.25 0.25  圆整因素 最近0.5 最近0.05 最近0.05 表五、只有底面的端子 (单位:mm) 焊盘特性 最大一级 中等二级 最小三级  脚趾-焊盘突出 0.2 0.1 0  脚跟-焊盘突出 0.2 0.1 0  侧面-焊盘突出 0.2 0.1 0  开井余量 0.25 0.1 0.05  圆整因素 最近0.5 最近0.05 最近0.05 表六、内向L形带状引脚 (单位:mm) 焊盘特性 最大一级 中等二级 最小三级  脚趾-焊盘突出 0.1 0.1 0.0  脚跟-焊盘突出 1.0 0.5 0.2  侧面-焊盘突出 0.1 0.1 0.1  开井余量 0.5 0.25 0.05  圆整因素 最近0.5 最近0.05 最近0.05 2、BGA与CAP  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) BGA封装已经发展到满足现在的焊接安装技术。塑料与陶瓷BGA元件具有相对广泛的接 触间距(1.50,1.27和1.00mm),而相对而言,芯片规模的BGA栅格间距 为0.50,0.60和0.80mm。BGA与密间距BGA元件两者相对于密间距引脚 框架封装的IC都不容易损坏,并且BGA标准允许选择性地减少接触点,以满足特殊的输 入/输出(I/O)要求。当为BGA元件建立接触点布局和引线排列时,封装开发者必须 考虑芯片设计以及芯片块的尺寸和形状。在技术引线排列时的另一个要面对的问题是芯片的 方向 芯片模块的焊盘向上或向下 。芯片模 quot;面朝上"的结构通常是当供应商正在使 用COB(chip-on-board)(内插器)技术时才采用的。 元件构造,以及在其制造中使用的材料结合,不在这个工业标准与指引中定义。每一个制造 商都将企图将其特殊的结构胜任用户所定义的应用。例如 消费产品可能有一个相对良好的 工作环境,而工业或汽车应用的产品经常必须运行在更大的压力条件下。取决于制造BGA 所选择材料的物理特性,可能要使用到倒装芯片或引线接合技术。因为芯片安装结构是刚性 材料,芯片模块安装座一般以导体定中心,信号从芯片模块焊盘走入接触球的排列矩阵。  在该文件中详细叙述的栅格阵列封装外形在JEDEC的95出版物中提供。方形BGA, JEDEC MS-028定义一种较小的矩形塑料BGA元件类别,接触点间隔为1.27 mm。该矩阵元件的总的外形规格允许很大的灵活性,如引脚间隔、接触点矩阵布局与构 造。JEDEC MO-151定义各种塑料封装的BGA。方形轮廓覆盖的尺寸从7.0- 50.0,三种接触点间隔 - 1.50,1.27和1.00mm。 球接触点可以单一的形式分布,行与列排列有双数或单数。虽然排列必须保持对整个封装外 形的对称,但是各元件制造商允许在某区域内减少接触点的位置。 3、芯片规模的BGA变量 针对"密间距"和"真正芯片大小"的IC封装,最近开发的JEDEC BGA指引提出许多物 理属性,并为封装供应商提供"变量"形式的灵活性。JEDEC JC-11批准的第一份对 密间距元件类别的文件是注册外形MO-195,具有基本0.50mm间距接触点排列的 统一方形封装系列。  封装尺寸范围从4.0-21.0mm,总的高度(定义为"薄的轮廓")限制到从贴装表面最 大为1.20mm。下面的例子代表为将来的标准考虑的一些其它变量。 球间距与球尺寸将也会影响电路布线效率。许多公司已经选择对较低I/O数的CSP不采 用0.50mm间距。较大的球间距可能减轻最终用户对更复杂的印刷电路板(PCB)技术 的需求。 0.50mm的接触点排列间隔是JEDEC推荐最小的。接触点直径规定为0.30m m,公差范围为最小0.25、最大0.35mm。可是大多数采用0.50mm间距的B GA应用将依靠电路的次表面布线。直径上小至0.25mm的焊盘之间的间隔宽度只够连 接一根0.08mm(0.003″)宽度的电路。将许多多余的电源和接地触点分布到矩 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) 阵的周围,这样将提供对排列矩阵的有限渗透。这些较高I/O数的应用更可能决定于多 层、盲孔或封闭的焊盘上的电镀旁路孔(via-on-pad)技术。 4、考虑封装技术  元件的环境与电气性能可能是与封装尺寸一样重要的问题。用于高密度、高I/O应用的封 装技术首先必须满足环境标准。例如,那些使用刚性内插器(interposer)结构 的、由陶瓷或有机基板制造的不能紧密地配合硅芯片的外形。元件四周的引线接合座之间的 互连必须流向内面。μBGA* 封装结构的一个实际优势是它在硅芯片模块外形内提供所有 电气界面的能力。  μBGA使用一种高级的聚酰胺薄膜作为其基体结构,并且使用半加成铜电镀工艺来完成芯 片上铝接合座与聚酰胺内插器上球接触座之间的互连。依顺材料的独特结合使元件能够忍受 极端恶劣的环境。这种封装已经由一些主要的IC制造商用来满足具有广泛运作环境的应 用。  超过20家主要的IC制造商和封装服务提供商已经采用了μBGA封装。定义为"面朝 下"的封装,元件外形密切配合芯片模块的外形,芯片上的铝接合焊盘放于朝向球接触点和P CB表面的位置。这种结构在工业中有最广泛的认同,因为其建立的基础结构和无比的可靠 性。μBGA封装的材料与引脚设计的独特系统是在物理上顺应的,补偿了硅芯片与PCB 结构的温度膨胀系统的较大差别。 5、安装座计划  推荐给BGA元件的安装座或焊盘的几何形状通常是圆形的,可以调节直径来满足接触点间 隔和尺寸的变化。焊盘直径应该不大于封装上接触点或球的直径,经常比球接触点规定的正 常直径小10%。在最后确定焊盘排列与几何形状之前,参考IPC-SM-782第1 4.0节或制造商的规格。  有两种方法用来定义安装座:定义焊盘或铜,定义阻焊,如图三所示。 图三、BGA的焊盘可以通过化学腐蚀的图案来界定, 无阻焊层或有阻焊层叠加在焊盘圆周上(阻焊层界定) 铜定义焊盘图形 - 通过腐蚀的铜界定焊盘图形。阻焊间隔应该最小离腐蚀的铜焊盘0.0 75mm。对要求间隔小于所推荐值的应用,咨询印制板供应商。 阻焊定义焊盘图形 - 如果使用阻焊界定的图形,相应地调整焊盘直径,以保证阻焊的覆 盖。  BGA元件上的焊盘间隔活间距是"基本的",因此是不累积的;可是,贴装精度和PCB制 造公差必须考虑。如前面所说的,BGA的焊盘一般是圆形的、阻焊界定或腐蚀 阻焊脱离 焊盘 界定的。虽然较大间距的BGA将接纳电路走线的焊盘之间的间隔,较高I/O的元 件将依靠电镀旁路孔来将电路走到次表面层。表七所示的焊盘几何形状推荐一个与名义标准 接触点或球的直径相等或稍小的直径。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) 表七、 BGA元件安装的焊盘图形 接触点间距 (基本的) 标准球直径 焊盘直径 (mm)  最小 名义 最大 最小 - 最大  0.05 0.25 0.30 0.35 0.25-0.30  0.65 0.25 0.30 0.35 0.25-0.30  0.65 0.35 0.40 0.45 0.35-0.40  0.80 0.25 0.30 0.35 0.25-0.30  0.80 0.35 0.40 0.45 0.35-0.40  0.80 0.45 0.50 0.55 0.40-0.50  1.00 0.55 0.60 0.65 0.50-0.60  1.27 0.70 0.75 0.80 0.60-0.70  1.50 0.70 0.75 0.80 0.60-0.70 有些公司企图为所有密间距的BGA应用维持一个不变的接触点直径。可是,因为一些0. 65与0.80mm接触点间距的元件制造商允许随意的球与接触点直径的变化,设计者应 该在制定焊盘直径之前参考专门的供应商规格。较大的球与焊盘的直径可能限制较高I/O 元件的电路布线。一些BGA元件类型的焊盘几何形状可能不允许宽度足够容纳不止一条或 两条电路的间隔。例如,0.50mm间距的BGA将不允许甚至一条大于0.002″或 0.003″的电路。那些采用密间距BGA封装变量的可能发现焊盘中的旁路孔(微型旁路 孔)更加实际,特别如果元件密度高,必须减少电路布线。 6、装配工艺效率所要求的特征  为了采纳对密间距表面贴装元件(SMD)的模板的精确定位,要求一些视觉或摄像机帮助的 对中方法。全局定位基准点是用于准确的锡膏印刷的模板定位和在精确的SMD贴装中作为 参考点。模板印刷机的摄相机系统自动将板对准模板,达到准确的锡膏转移。 对于那些使用模板到电路板的自动视觉对中的系统,电路板的设计者必须在焊盘层的设计文 件中提供至少两个全局基准点(图四)。在组合板的每一个装配单元内也必须提供局部基准 点目标,以帮助自动元件贴装。另外,对于每一个密间距QFP、TSOP和高I/O密间 距BGA元件,通常提供一或两个目标。  在所有位置推荐使用一个基准点的尺寸。虽然形状和尺寸可以对不同的应用分别对待,但是 大多数设备制造商都认同1.0mm(0.040″)直径的实心点。该点必须没有阻焊 层,以保证摄相机可以快速识别。除了基准点目标外,电路板必须包含一些定位孔,用于二 次装配有关的操作。组合板应该提供两或三个定位孔,每个电路板报单元提供至少两个定位 孔。通常,装配专家规定尺寸(0.65mm是常见的),应该指定无电镀孔。  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) 至于在锡膏印刷模板夹具上提供的基准点,一些系统检测模板的定面,而另一些则检测底 面。模板上的全局基准点只是半腐蚀在模板的表面,用黑树脂颜料填充。 7、指定表面最终涂层  为元件的安装选择专门类型的表面最终涂镀方法可以提高装配工艺的效率,但是也可能影响 PCB的制造成本。在铜箔上电镀锡或锡/铅合金作为抗腐蚀层是非常常见的制造方法。选 择性地去掉铜箔的减去法 化学腐蚀 继续在PCB工业广泛使用。因为锡/铅导线当暴露 在195°C温度以上时变成液体,所以大多数使用回流焊接技术的表面贴装板都指定裸铜 上的阻焊层(SMOBC,soldermask over bare copper)来保持 阻焊材料下一个平坦均匀的表面。当处理SMOBC板时,锡或锡/铅是化学剥离的,只留 下铜导体和没有电镀的元件安装座。铜导体用环氧树脂或聚合物阻焊层涂盖,以防止对焊接 有关工艺的暴露。虽然电路导线有阻焊层覆盖,设计者还必须为那些不被阻焊层覆盖的部 分 元件安装座 指定表面涂层。下面的例子是广泛使用在制造工业的合金电镀典型方法。 通常要求预处理安装座的应用是超密间距QFP元件。例如,TAB(table auto mated bond)元件可能具有小于0.25mm的引脚间距。通过在这些座上提供7 00-800μ″的锡/铅合金,装配专家可以上少量的助焊剂、贴装零件和使用加热棒、 热风、激光或软束线光源来回流焊接该元件。在特殊的安装座上选择性地电镀或保留锡/铅 合金将适用于超密间距TAB封装的回流焊接。 使用热风均匀法,锡/铅在上阻焊层之后涂镀在电路板上。该工艺是,电镀的板经过清洗、 上助焊剂和浸入熔化的焊锡中,当合金还是液体状态的时候,多余的材料被吹离表面,留下 合金覆盖的表面。热风焊锡均匀 HASL(hot air solder levelin g)电镀工艺广泛使用,一般适合于回流焊接装配工艺;可是,焊锡量与平整度的不一致可能 不适合于使用密间距元件的电路板。 密间距的SQFP、TSOP和BGA元件要求非常均匀和平整的表面涂层。作为控制在密 间距元件的安装座上均匀锡膏量的方法,表面必须尽可能地平整。为了保证平整度,许多公 司在铜箔上使用镍合金,接着一层很薄的金合金涂层,来去掉氧化物。  在阻焊涂层工艺之后,在暴露的裸铜上使用无电镀镍/金。用这个工艺,制造商通常将使用 锡/铅电镀图案作为抗腐蚀层,在腐蚀之后剥离锡/铅合金,但是不是对暴露的安装座和孔 施用焊锡合金,而是电路板浸镀镍/金合金。 按照IPC-2221标准《印制板设计的通用标准》,推荐的无电镀镍厚度是2.5- 5.0μm(至少1.3μm),而推荐的浸金厚度为0.08-0.23μm。 有关金的合金与焊接工艺的一句话忠告:如果金涂层厚度超过0.8μm(3μ″),那么 金对锡/铅比率可能引起最终焊接点的脆弱。脆弱将造成温度循环中的过分开裂或装配后的 板可能暴露到的其它物理应力。 8、合金电镀替代方案  在上阻焊层之后给板增加焊锡合金是有成本代价的,并且给基板遭受极大的应力条件。例如 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) 用锡/铅涂层,板插入熔化的焊锡中,然后抽出和用强风将多余的锡/铅材料去掉。温度冲 击可能导致基板结构的脱层、损坏电镀孔和可能影响长期可靠性的缺陷。 Ni/Au涂镀, 虽然应力较小,但不是所有电路板制造商都有的一种技术。作为对电镀的另一种选择,许多 公司已经找到成功的、有经济优势的和平整的安装表面的方法,这就是有机保护层或在裸铜 上与上助焊剂涂层。  作为阻止裸铜安装座和旁通孔/测试焊盘上氧化增长的一个方法,将一种特殊的保护剂或阻 化剂涂层应用到板上。诸如苯并三唑(Benzotriazole)和咪唑(Imida zole)这些有机/氮涂层材料被用来取代上面所描述的合金表面涂层,可从几个渠道购 买到,不同的商标名称。在北美洲,广泛使用的一种产品是ENTEK PLUS CU-1 06A。这种涂层适合于大多数有机助焊焊接材料,在对装配工艺中经常遇到的三、四次高 温暴露之后仍有保护特征。多次暴露的能力是重要的。当SMD要焊接到装配的主面和第二 面的时候,会发生两次对回流焊接温度的暴露。混合技术典型的多次装配步骤也可能包括对 波峰焊接或其它焊接工艺的暴露。 9、一般成本考虑  与PCB电镀或涂镀有关的成本不总是详细界定的。一些供应商感觉方法之间的成本差别占 总的单位成本中的很小部分,所以界不界定是不重要的。其他的可能对不是其能力之内的成 本有一个额外的费用,因为板必须送出去最后加工。例如,在加州的一家公司将板发送给在 德州的一家公司进行Ni/Au电镀。这个额外处理的费用可能没有清晰地界定为对客户的 一个额外开支;可是,总的板成本受到影响。 每一个电镀和涂镀工艺都有其优点与缺点。设计者与制造工程师必须通过试验或工艺效率评 估仔细地权衡每一个因素。在指定PCB制造是必须考虑的问题都有经济以及工艺上的平 衡。对于细导线、高元件密度或密间距技术与μBGA,平整的外形是必须的。焊盘表面涂 层可以是电镀的或涂敷的,但必须考虑装配工艺与经济性。  在所有涂敷和电镀的选择中,Ni/Au是最万能的(只要金的厚度低于5μ″)。电镀工艺 比保护性涂层好的优势是货架寿命、永久性地覆盖在那些不暴露到焊接工艺的旁路孔或其它 电路特征的铜上面、和抗污染。虽然表面涂层特性之间的平衡将影响最终选择,但是可行性 与总的PCB成本最可能决定最后的选择。在北美,HASL工艺传统上主宰PCB工业, 但是表面的均匀性难于控制。对于密间距元件的焊接,一个受控的装配工艺取决于一个平整 均匀的安装座。密间距元件包括TSOP、SQFP和μBGA元件族。如果密间距元件在 装配中不使用,使用HASL工艺是可行的选择。 10、阻焊层(sldermask)要求  阻焊层在控制回流焊接工艺期间的焊接缺陷中的角色是重要的,PCB设计者应该尽量减小 焊盘特征周围的间隔或空气间隙。虽然许多工艺工程师宁可阻焊层分开板上所有焊盘特征, 但是密间距元件的引脚间隔与焊盘尺寸将要求特殊的考虑。虽然在四边的QFP上不分区的 阻焊层开口或窗口可能是可接受的,但是控制元件引脚之间的锡桥可能更加困难。对于BG file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) A的阻焊层,许多公司提供一种阻焊层,它不接触焊盘,但是覆盖焊盘之间的任何特征,以 防止锡桥。多数表面贴装的PCB以阻焊层覆盖,但是阻焊层的涂敷,如果厚度大于0.0 4mm(0.0015″),可能影响锡膏的应用。表面贴装PCB,特别是那些使用密间 距元件的,都要求一种低轮廓感光阻焊层。阻焊材料必须通过液体 湿 工艺或者干薄膜叠 层来使用。干薄膜阻焊材料是以0.07-0.10mm(0.003-0.004″)厚 度供应的,可适合于一些表面贴装产品,但是这种材料不推荐用于密间距应用。很少公司提 供薄到可以满足密间距标准的干薄膜,但是有几家公司可以提供液体感光阻焊材料。通常, 阻焊的开口应该比焊盘大0.15mm(0.006″)。这允许在焊盘所有边上0.07 mm(0.003″)的间隙。低轮廓的液体感光阻焊材料是经济的,通常指定用于表面贴装 应用,提供精确的特征尺寸和间隙。 结论 密间距(fine-pitch)、BGA和CSP的装配工艺可以调整到满足可接受的效率 水平,但是弯曲的引脚和锡膏印刷的不持续性经常给装配工艺合格率带来麻烦。虽然使用小 型的密间距元件提供布局的灵活性,但是将很复杂的多层基板报上的元件推得更近,可能牺 牲可测试性和修理。BGA元件的使用已经提供较高的装配工艺合格率和更多的布局灵活 性,提供较紧密的元件间隔与较短的元件之间的电路。一些公司正企图将几个电路功能集成 到一两个多芯片的BGA元件中来释放面积的限制。用户化的或专用的IC可以缓解PCB 的栅格限制,但是较高的I/O数与较密的引脚间距一般都会迫使设计者使用更多的电路 层,因此增加PCB制造的复杂性与成本。 芯片规模的BGA封装被许多人看作是新一代手持与便携式电子产品空间限制的可行答案。 许多公司也正在期待改进的功能以及更高的性能。当为这些元件选择最有效的接触点间距 时,必须考虑硅芯片模块的尺寸、信号的数量、所要求的电源与接地点和在印制板上采用这 些元件时的实际限制。虽然密间距的芯片规模(chip scale)与芯片大小的元件被看 作是新出现的技术,但是主要的元件供应商和几家主要的电子产品制造商已经采用了一两种 CSP的变化类型。在较小封装概念中的这种迅速增长是必须的,它满足产品开发商对减小 产品尺寸、增加功能并且提高性能的需求。 第二篇 抗干扰3(部分) 3 提高敏感器件的抗干扰性能  提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声  的拾取,以及从不正常状态尽快恢复的方法。  提高敏感器件抗干扰性能的常用措施如下:  (1)布线时尽量减少回路环的面积,以降低感应噪声。  (2)布线时,电源线和地线要尽量粗。除减小压降外,更重要的是降低耦  合噪声。  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) (3)对于单片机闲置的I/O口,不要悬空,要接地或接电源。其它IC的闲置  端在不改变系统逻辑的情况下接地或接电源。  (4)对单片机使用电源监控及看门狗电路,如:IMP809,IMP706,IMP813,  X25043,X25045等,可大幅度提高整个电路的抗干扰性能。  (5)在速度能满足要求的前提下,尽量降低单片机的晶振和选用低速数字  电路。  (6)IC器件尽量直接焊在电路板上,少用IC座。 第三篇 印制电路板的可靠性设计-去耦电容配置 在直流电源回路中,负载的变化会引起电源噪声。例如在数字电路中,当电路从一个状态转 换为另一种状态时,就会在电源线上产生一个很大的尖峰电流,形成瞬变的噪声电压。配置 去耦电容可以抑制因负载变化而产生的噪声,是印制电路板的可靠性设计的一种常规做法, 配置原则如下: ●电源输入端跨接一个10~100uF的电解电容器,如果印制电路板的位置允许,采用100uF以 上的电解电容器的抗干扰效果会更好。 ●为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下 时,可每4~10个芯片配置一个1~10uF钽电解电容器,这种器件的高频阻抗特别小,在 500kHz~20MHz范围内阻抗小于1Ω,而且漏电流很小(0.5uA以下)。 ●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件,应在芯片的电源线 (Vcc)和地线(GND)间直接接入去耦电容。 ●去耦电容的引线不能过长,特别是高频旁路电容不能带引线。 第四篇 电磁兼容性和PCB设计约束(缺具体数据) PCB布线对PCB的电磁兼容性影响很大,为了使PCB上的电路正常工作,应根据本文所述的约束 条件来优化布线以及元器件/接头和某些IC所用去耦电路的布局 (一)、PCB材料的选择  通过合理选择PCB的材料和印刷线路的布线路径,可以做出对其它线路耦合低的传输线。当传 输线导体间的距离d小于同其它相邻导体间的距离时,就能做到更低的耦合,或者更小的串扰 (见《电子工程专辑》2000年第1期"应用指南")。 设计之前,可根据下列条件选择最经济的PCB形式: 对EMC的要求  ·印制板的密集程度  ·组装与生产的能力 ·CAD系统能力 ·设计成本  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) ·PCB的数量  ·电磁屏蔽的成本 当采用非屏蔽外壳产品结构时,尤其要注意产品的整体成本/元器件封装/管脚样式、PCB形 式、电磁场屏蔽、构造和组装),在许多情况下,选好合适的PCB形式可以不必在塑胶外壳里 加入金属屏蔽盒。  为了提高高速模拟电路和所有数字应用的抗扰性同时减少有害辐射,需要用到传输线技术。 根据输出信号的转换情况,S-VCC、S-VEE及VEE-VCC之间的传输线需要表示出来,如图1所 示。  信号电流由电路输出级的对称性决定。对MOS而言IOL=IOH,而对TTL而言IOL>IOH. 功能/逻辑类型 ZO(Ω)  电源(典型值) <<10 ECL逻辑 50  TTL逻辑 100  HC(T)逻辑 200 表1:几种信号路径的传输线阻抗ZO。 逻辑器件类型和功能上的原因决定了传输线典型特征阻抗ZO,如表1所示。 图1:显示三种特定传输线的(数字)IC之间典型互联图  图2:IC去耦电路。  图3:正确的去耦电路块  表2:去耦电容Cdec..的推荐值。 逻辑电路噪声容限  (二)、信号线路及其信号回路 传送信号的线路要与其信号回路尽可能靠近,以防止这些线路包围的环路区域产生辐射,并 降低环路感应电压的磁化系数。  一般情况下,当两条线路间的距离等于线宽时,耦合系数大约为0.5到0.6,线路的有效自感 应从1μH/m降到0.4-0.5μ H/m.  这就意味着信号回路电流的40%到50%自由地就流向了PCB上其它线路。  对两个(子)电路块间的每一块信号路径,无论是模拟的还是数字的,都可以用三种传输线 来表示,如图1所示,其中阻抗可从表1得到。  TTL逻辑电路由高电平向低电平转换时,吸收电流会大于电源电流以,在这种情况下,通常将 传输线定义在Vcc和S之间,而不是VEE和S之间。通过采用铁氧体磁环可完全控制信号线和信 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) 号回路线上的电流。  在平行导体情况下,传输线的特征阻抗会因为铁氧体而受到影响,而在同轴电缆的情况下, 铁氧体只会对电缆的外部参数有影响。  因此,相邻线路应尽可能细,而上下排列的则相反(通常距离小于1.5mm/双层板中环氧树脂 的厚度)。布线应使每条信号线和它的信号回路尽可能靠近(信号和电源布线均适用)。如 果传输线导体间耦合不够,可采用铁氧体磁环。 (三)、IC的去耦 通常IC仅通过电容来达到去耦的目的,因为电容并不理想,所以会产生谐振。在大于谐振频 率时,电容表现得象个电感,这就意味着di/dt受到了限制。电容的值由IC管脚间允许的电源 电压波动来决定,根据资深设计人员的实践经验,电压波动应小于信号线最坏状况下的噪声 容限的25%,下面公式可计算出每种逻辑系列输出门电路的最佳去耦电容值:  I=c·dV/dt  表2给出了几种逻辑系列门电路在最坏情况下信号线噪声的容限,同时还给出每个输出级应加 的去耦电容Cdec.的推荐值。 图4:PCB上环路的辐射 对快速逻辑电路来说,如果去耦电容含有很大串联电感(这种电感也许是由电容的结构、长 的连接线或PCB的印制线路造成的),电容的值可能不再有用。这时则需要在尽可能靠近IC管 脚的地方加入另外一个小陶瓷电容(100-100Pf),与"LF-"去耦电容并联。陶瓷电容的谐振频 率(包括到IC电源管脚的线路长度)应高于逻辑电路的带宽[1/(π.τr)],其中,τr是逻辑 电路中电压的上升时间。  如果每个IC都有去耦电容,信号回路电流可选择最方便的路径,VEE或者VCC,这可以由传送 信号的线路和电源线路间的互耦来决定。 在两个去耦电容(每个IC一个)和电源线路形成的电感Ltrace之间,会形成串联谐振电路, 这种谐振只可以发生在低频(<1MHz=或谐振电路的Q值较低(<2=的情况下。  通过将高射频损耗扼流线圈串联在Vcc网络和要去耦的IC中,可使谐振频率保持在1MHz以下, 如果射频损耗太低可通过并联或串联电阻来补偿(图2)。  扼流线圈应该总是采用封闭的内芯,否则它会成为一个射频发射器或磁场铁感应器。 例如:1MHz*1μHz Z1=6.28Ω Rs=3.14Ω Q<2 Rp=12.56Ω 大于谐振频率时,"传输线"的特征阻抗Z0(此时将IC的阻抗看作电源负载)等于:Z0 =(Ltrace/Cdecoupling)的平方根 去耦电容的串联电感和连接线路的电感对射频电源电流分配没有多大影响,比如采用了一个 1μH扼流线圈的情况。但它仍然会决定IC电源管脚间的电压波动,表3给出了电源信噪容限为 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) 25%时,推荐的最大电感值Ltrace.根据图2所建议的去耦方法,两个IC间的传输线数量从3条 减少到了1条(见图3)。  因此,对每个IC采用适当的去耦方法:Lchoke+Cdec.电路块间就只需定义一条传输线。  对于τr<3ns的高速逻辑电路,与去耦电容串联的全部电感必须要很低(见表3)。与电源管 脚串联的50mm印制线路相当于一个50hH电感,与输出端的负载(典型值为50pF)一起决定了 最小上升时间为3.2ns。如要求更快的上升时间,就必须缩短去耦电容的引脚。长度(最好无 引脚)并缩短IC封装的引脚,例如可以用IC去耦电容,或最好采用将(电源)管脚在中间的 IC与很小的3E间距(DIL)无引脚陶瓷电容相结合等方法来达到这一目的,也可以用带电源层 和接地层的多层电路板。另外采用电源管脚在中间的SO封装还可得到进一步的改善。但是, 使用快速逻辑电路时,应采用多层电路板。 (四)、根据辐射决定环路面积 无终点传输线的反射情况决定了线路的最大长度。由于对产品的EM辐射有强制性要求,因此 环路区域的面积和线路长度都受到限制,如果采用非屏蔽外壳,这种限制将直接由PCB来实 现。  注意:如果在异步逻辑电路设计中采用串联端接负载,必须要注意会出现准稳性,特别是对 称逻辑输入电路无法确定输入信号是高还是低,而且可能会导致非定义输出情况。 图3:正确的去耦电路块。 对于频域中的逻辑信号,频谱的电流幅度在超出逻辑信号带宽(=1/π.τr)的频率上与频率 的平方成反比。用角频率表示,环路的辐射阻抗仍随频率平方成正比。因而可计算出最大的 环路面积,它由时钟速率或重复速率、逻辑信号的上升时间或带宽以及时域的电流幅度决 定。电流波形由电压波形决定,电流半宽时间约等于电压的上升时间。  电流幅度可用角频率(=1/π.τr)表示为: I(f)=2.I. τr/T  其中: I=为时域电流幅度;T=为时钟速率的倒数,即周期;  τr为电压的上升时间,约等于电流半宽时间τH。  从这一等式可计算出某种逻辑系列电路在某一时钟速率下最大环路面积,表5给出了相应的环 路面积。最大环路面积由时钟速率、逻辑电路类型(=输出电流)和PCB上同时存在的开关环 路数量n决定。  如果所用的时钟速率超过30MHz,就必须要采用多层电路板,在这种情况下,环氧树脂的厚度 与层数有关,在60至300μm之间。只有当PCB上的高速时钟信号的数量有限时,通过采用层到 层的线路进行仔细布线,也可在双层板上得到可以接受的结果。 注意:在这种情况下,如采用普通DIL封装,则会超过环路面积的限制,一定要有另外的屏蔽 措施和适当的滤波。  所有连接到其它面板及部件的连接头必须尽可能相互靠近放置,这样在电缆中传导的共模电 流就不会流入PCB电路中的线路,另外,PCB上参考点间的电压降也无法激励(天线)电缆。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) 为避免这种共模影响,必须使靠近接头的参考地和PCB上电路的接地层、接地网格或电路参考 地隔开,如果可能,这些接地片应接到产品的金属外壳上。从这个接地片上,只有高阻器件 如电感、电阻、簧片继电器和光耦合器可接在两个地之间。所有的接头要尽可能靠近放置, 以防止外部电流流过PCB上的线路或参考地。 (五)、电缆及接头的正确选择  电缆的选择由流过电缆的信号幅度和频率成分决定。对于位于产品外部的电缆来说,如果传 送10kHz以上时钟速率的数据信号,则一定要用到屏蔽(产品要求),屏蔽部分应在电缆的两 端连接到地(金属外壳产品),这样能确保对电场和磁场都进行屏蔽。 如果用的是分开接地,则应连到"接头地"而不是"电路地"。 如果时钟速率在10kHz到1MHz之间,并且逻辑电路的上升时间尽可能保持低,将可以得到80% 以上的光覆盖或小于10Nh/m的转移阻抗。如果时钟速率超过1MHz时,就需要更好的屏蔽电 缆。  通常,除同轴电缆外,电缆的屏蔽不应用作为信号回路。  通过在信号输入/输出和地/参考点之间串入无源滤波器以减少射频成分,可以不必采用高质 量屏蔽和相应接头。好的屏蔽电缆应配备合适的连接头。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/018_2.HTM[2009-6-8 8:40:53] coolbor工作室——PCB设计(经验文章) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 高速PCB设计指南之三 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 第一篇 改进电路设计规程提高可测试性 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 随着微型化程度不断提高,元件和布线技术也取得巨大发展,例如BGA外壳封装的高集成度的 微型IC,以及导体之间的绝缘间距缩小到0.5mm,这些仅是其中的两个例子。电子元件的布线 设计方式,对以后制作流程中的测试能否很好进行,影响越来越大。下面介绍几种重要规则 及实用提示。 通过遵守一定的规程(DFT-Design for Testability,可测试的设计),可以大大减少生产 测试的准备和实施费用。这些规程已经过多年发展,当然,若采用新的生产技术和元件技 术,它们也要相应的扩展和适应。随着电子产品结构尺寸越来越小,目前出现了两个特别引 人注目的问题:一是可接触的电路节点越来越少;二是像在线测试(In-Circuit-Test)这些 电路板布局、布线和安装的抗ESD设计 方法的应用受到限制。为了解决这些问题,可以在电路布局上采取相应的措施,采用新的测 规则 试方法和采用创新性适配器解决方案。第二个问题的解决还涉及到使原来作为独立工序使用 嵌入式开关电源的PCB设计 的测试系统承担附加任务。这些任务包括通过测试系统对存储器组件进行编程或者实行集成 确保信号完整性的电路板设计准则 化的元器件自测试(Built-in Self Test,BIST,内建的自测试)。将这些步骤转移到测试 印刷布线图的基本设计方法和原则要求 系统中去,总起来看,还是创造了更多的附加价值。为了顺利地实施这些措施,在产品科研 值得注意的单片机控制板的设计原则 开发阶段,就必须有相应的考虑。 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 1、什么是可测试性 可测试性的意义可理解为:测试工程师可以用尽可能简单的方法来检测某种元件的特性,看 它能否满足预期的功能。简单地讲就是: 检测产品是否符合技术规范的方法简单化到什么程度? 编制测试程序能快到什么程度? 发现产品故障全面化到什么程度? 接入测试点的方法简单化到什么程度? file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 高速PCB设计指南之八 为了达到良好的可测试必须考虑机械方面和电气方面的设计规程。当然,要达到最佳的可测 高速电子线路的信号完整性设计(一) 试性,需要付出一定代价,但对整个工艺流程来说,它具有一系列的好处,因此是产品能否 高速电子线路的信号完整性设计(二) 成功生产的重要前提。 高速电子线路的信号完整性设计(三) 2、为什么要发展测试友好技术 布线技巧 过去,若某一产品在上一测试点不能测试,那么这个问题就被简单地推移到直一个测试点上 编解码电路板设计指南 去。如果产品缺陷在生产测试中不能发现,则此缺陷的识别与诊断也会简单地被推移到功能 和系统测试中去。 相反地,今天人们试图尽可能提前发现缺陷,它的好处不仅仅是成本低,更重要的是今天的 产品非常复杂,某些制造缺陷在功能测试中可能根本检查不出来。例如某些要预先装软件或 编程的元件,就存在这样的问题。(如快闪存储器或ISPs:In-System Programmable Devices系统内可编程器件)。这些元件的编程必须在研制开发阶段就计划好,而测试系统也 必须掌握这种编程。 测试友好的电路设计要费一些钱,然而,测试困难的电路设计费的钱会更多。测试本身是有 成本的,测试成本随着测试级数的增加而加大;从在线测试到功能测试以及系统测试,测试 费用越来越大。如果跳过其中一项测试,所耗费用甚至会更大。一般的规则是每增加一级测 试费用的增加系数是10倍。通过测试友好的电路设计,可以及早发现故障,从而使测试友好 的电路设计所费的钱迅速地得到补偿。 3、文件资料怎样影响可测试性 只有充分利用元件开发中完整的数据资料,才有可能编制出能全面发现故障的测试程序。在 许多情况下,开发部门和测试部门之间的密切合作是必要的。文件资料对测试工程师了解元 件功能,制定测试战略,有无可争议的影响。  为了绕开缺乏文件和不甚了解元件功能所产生的问题,测试系统制造商可以依靠软件工具, 这些工具按照随机原则自动产生测试模式,或者依靠非矢量相比,非矢量方法只能算作一种 权宜的解决办法。 测试前的完整的文件资料包括零件表,电路设计图数据(主要是CAD数据)以及有关务元件功 能的详细资料(如数据表)。只有掌握了所有信息,才可能编制测试矢量,定义元件失效样 式或进行一定的预调整。 某些机械方面的数据也是重要的,例如那些为了检查组件的焊接是否良好及定位是否所需要 的数据。最后,对于可编程的元件,如快闪存储器,PLD、FPGA等,如果不是在最后安装时才 编程,是在测试系统上就应编好程序的话,也必须知道各自的编程数据。快闪元件的编程数 据应完整无缺。如快闪芯片含16Mbit的数据,就应该可以用到16Mbit,这样可以防止误解和 避免地址冲突。例如,如果用一个4Mbit存储器向一个元件仅仅提供300Kbit数据,就可能出 现这种情况。当然数据应准备成流行的标准格式,如Intel公司的Hex或Motorola公司的S记录 结构等。大多数测试系统,只要能够对快闪或ISP元件进行编程,是可以解读这些格式的。前 面所提到的许多信息,其中许多也是元件制造所必须的。当然,在可制造性和可测试性之间 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 应明确区别,因为这是完全不同的概念,从而构成不同的前提。 4、良好的可测试性的机械接触条件 如果不考虑机械方面的基本规则,即使在电气方面具有非常良好的可测试性的电路,也可能 难以测试。许多因素会限制电气的可测试性。如果测试点不够或太小,探针床适配器就难以 接触到电路的每个节点。如果测试点位置误差和尺寸误差太大,就会产生测试重复性不好的 问题。在使用探针床配器时,应留意一系列有关套牢孔与测试点的大小和定位的建议。 5、最佳可测试性的电气前提条件 电气前提条件对良好的可测试性,和机械接触条件一样重要,两者缺一不可。一个门电路不 能进行测试,原因可能是无法通过测试点接触到启动输入端,也可能是启动输入端处在封装 壳内,外部无法接触,在原则上这两情况同样都是不好的,都使测试无法进行。在设计电路 时应该注意,凡是要用在线测试法检测的元件,都应该具备某种机理,使各个元件能够在电 气上绝缘起来。这种机理可以借助于禁止输入端来实现,它可以将元件的输出端控制在静态 的高欧姆状态。 虽然几乎所有的测试系统都能够逆驱动(Backdriving)方式将某一节点的状态带到任意状 态,但是所涉及的节点最好还是要备有禁止输入端,首先将此节点带到高欧姆状态,然后 再"平缓地"加上相应的电平。 同样,节拍发生器总是通过启动引线,门电路或插接电桥从振荡器后面直接断开。启动输入 端决不可直接与电路相连,而是通过100欧姆的电阻与电路连接。每个元件应有自己的启动, 复位或控制引线脚。必须避免许多元件的启动输入端共用一个电阻与电路相连。这条规则对 于ASIC元件也适用,这些元件也应有一个引线脚,通过它,可将输出端带到高欧姆状态。如 果元件在接通工作电压时可实行复位,这对于由测试器来引发复位也是非常有帮助的。在这 种情况下,元件在测试前就可以简单地置于规定的状态。  不用的元件引线脚同样也应该是可接触的,因为在这些地方未发现的短路也可能造成元件故 障。此外,不用的门电路往往在以后会被利用于设计改进,它们可能会改接到电路中来。所 以同样重要的是,它们从一开始就应经过测试,以保证其工件可靠。 6、改进可测试性 使用探针床适配器时,改进可测试性的建议 套牢孔 呈对角线配置 定位精度为±0.05mm (±2mil) 直径精度为±0.076/-0mm (+3/-0mil) 相对于测试点的定位精度为±0.05mm (±2mil) 离开元件边缘距离至少为3mm file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 不可穿通接触 测试点 尽可能为正方形 测试点直径至少为0.88mm (35mil) 测试点大小精度为±0.076mm (±3mil) 测试点之间间隔精度为±0.076mm (±3mil) 测试点间隔尽可能为2.5mm 镀锡,端面可直接焊接 距离元件边缘至少为3mm 所有测试点应可能处于插件板的背面  测试点应均匀布在插件板上 每个节点至少有一个测试点(100%通道) 备用或不用的门电路都有测试点 供电电源的多外测试点分布在不同位置 元件标志 标志文字同一方向 型号、版本、系列号及条形码明确标识 元件名称要清晰可见,且尽可能直接标在元件近旁 7、关于快闪存储器和其它可编程元件 快闪存储器的编程时间有时会很长(对于大的存储器或存储器组可达1分钟)。因此,此时不 容许有其它元件的逆驱动,否则快闪存储器可能会受到损害。为了避免这种情况,必须将所 有与地址总线的控制线相连的元件置于高欧姆状态。同样,数据总线也必须能够被置于隔绝 状态,以确保快闪存储器为空载,并可进行下步编程。  系统内可编程元件(ISP)有一些要求,如Altera,XilinX和Lattuce等公司的产品,还有其 它一些特殊要求。除了可测试性的机械和电气前提条件应得到保证外,还要保证具有编程和 确证数据的可能性。对于Altera和Xilinx元件,使用了连串矢量格式(Serial Vector Format SVF),这种格式近期几乎已发展成为工业标准。许多测试系统可以对这类元件编 程,并将连串矢量格式(SVF)内的输入数据用于测试信号发生器。通过边界扫描键 (Boundary-Scan-Kette JTAG)对这些元件编程,也将连串数据格式编程。在汇集编程数据 时,重要的是应考虑到电路中全部的元件链,不应将数据仅仅还原给要编程的元件。 编程时,自动测试信号发生器考虑到整个的元件链,并将其它元件接入旁路模型中。相 反,Lattice公司要求用JEDEC格式的数据,并通过通常的输入端和输出端并行编程。编程 后,数据还要用于检查元件功能。开发部门提供的数据应尽可能地便于测试系统直接应用, 或者通过简单转换便可应用。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 8、对于边界扫描(JTAG)应注意什么 由基于复杂元件组成精细网格的组件,给测试工程师只提供很少的可接触的测试点。此时也 仍然可能提高可测试性。对此可使用边界扫描和集成自测试技术来缩短测试完成时间和提高 测试效果。 对于开发工程师和测试工程师来说,建立在边界扫描和集成自测试技术基础上的测试战略肯 定会增加费用。开发工程师必然要在电路中使用的边界扫描元件(IEEE-1149.1-标准),并 且要设法使相应的具体的测试引线脚可以接触(如测试数据输入-TDI,测试数据输出-TDO, 测试钟频-TCK和测试模式选择-TMS以及ggf.测试复位)。测试工程师给元件制定一个边界扫 描模型(BSDL-边界扫描描述语言)。此时他必须知道,有关元件支持何种边界扫描功能和指 令。边界扫描测试可以诊断直至引线级的短路和断路。除此之外,如果开发工程师已作规 定,可以通过边界扫描指 quot;RunBIST"来触发元件的自动测试。尤其是当电路中有许多 ASICs和其它复杂元件时,对于这些元件并不存在惯常的测试模型,通过边界扫描元件,可以 大大减少制定测试模型的费用。 时间和成本降低的程度对于每个元件都是不同的。对于一个有IC的电路,如果需要100%发 现,大约需要40万个测试矢量,通过使用边界扫描,在同样的故障发现率下,测试矢量的数 目可以减少到数百个。因此,在没有测试模型,或接触电路的节点受到限制的条件下,边界 扫描方法具有特别的优越性。是否要采用边界扫描,是取决于开发利用和制造过程中增加的 成本费用。衽边界扫描必须和要求发现故障的时间,测试时间,进入市场的时间,适配器成 本进行权衡,并尽可能节约。在许多情况下,将传统的在线测试方法和边界扫描方法混合盐 业的方案是最佳的解决方式 第二篇 混合信号PCB的分区设计 摘要:混合信号电路PCB的设计很复杂,元器件的布局、布线以及电源和地线的处理将直接影 响到电路性能和电磁兼容性能。本文介绍的地和电源的分区设计能优化混合信号电路的性 能。  如何降低数字信号和模拟信号间的相互干扰呢?在设计之前必须了解电磁兼容(EMC)的两个基 本原则:第一个原则是尽可能减小电流环路的面积;第二个原则是系统只采用一个参考面。 相反,如果系统存在两个参考面,就可能形成一个偶极天线(注:小型偶极天线的辐射大小与 线的长度、流过的电流大小以及频率成正比);而如果信号不能通过尽可能小的环路返回,就 可能形成一个大的环状天线(注:小型环状天线的辐射大小与环路面积、流过环路的电流大小 以及频率的平方成正比)。在设计中要尽可能避免这两种情况。 有人建议将混合信号电路板上的数字地和模拟地分割开,这样能实现数字地和模拟地之间的 隔离。尽管这种方法可行,但是存在很多潜在的问题,在复杂的大型系统中问题尤其突出。 最关键的问题是不能跨越分割间隙布线,一旦跨越了分割间隙布线,电磁辐射和信号串扰都 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 会急剧增加。在PCB设计中最常见的问题就是信号线跨越分割地或电源而产生EMI问题。 如图1所示,我们采用上述分割方法,而且信号线跨越了两个地之间的间隙,信号电流的返回 路径是什么呢?假定被分割的两个地在某处连接在一起(通常情况下是在某个位置单点连 接),在这种情况下,地电流将会形成一个大的环路。流经大环路的高频电流会产生辐射和很 高的地电感,如果流过大环路的是低电平模拟电流,该电流很容易受到外部信号干扰。最糟 糕的是当把分割地在电源处连接在一起时,将形成一个非常大的电流环路。另外,模拟地和 数字地通过一个长导线连接在一起会构成偶极天线。  了解电流回流到地的路径和方式是优化混合信号电路板设计的关键。许多设计工程师仅仅考 虑信号电流从哪儿流过,而忽略了电流的具体路径。如果必须对地线层进行分割,而且必须 通过分割之间的间隙布线,可以先在被分割的地之间进行单点连接,形成两个地之间的连接 桥,然后通过该连接桥布线。这样,在每一个信号线的下方都能够提供一个直接的电流回流 路径,从而使形成的环路面积很小。  采用光隔离器件或变压器也能实现信号跨越分割间隙。对于前者,跨越分割间隙的是光信 号;在采用变压器的情况下,跨越分割间隙的是磁场。还有一种可行的办法是采用差分信 号:信号从一条线流入从另外一条信号线返回,这种情况下,不需要地作为回流路径。 要深入探讨数字信号对模拟信号的干扰必须先了解高频电流的特性。高频电流总是选择阻抗 最小(电感最低),直接位于信号下方的路径,因此返回电流会流过邻近的电路层,而无论这 个临近层是电源层还是地线层。  在实际工作中一般倾向于使用统一地,而将PCB分区为模拟部分和数字部分。模拟信号在电路 板所有层的模拟区内布线,而数字信号在数字电路区内布线。在这种情况下,数字信号返回 电流不会流入到模拟信号的地。  只有将数字信号布线在电路板的模拟部分之上或者将模拟信号布线在电路板的数字部分之上 时,才会出现数字信号对模拟信号的干扰。出现这种问题并不是因为没有分割地,真正的原 因是数字信号的布线不适当。  PCB设计采用统一地,通过数字电路和模拟电路分区以及合适的信号布线,通常可以解决一些 比较困难的布局布线问题,同时也不会产生因地分割带来的一些潜在的麻烦。在这种情况 下,元器件的布局和分区就成为决定设计优劣的关键。如果布局布线合理,数字地电流将限 制在电路板的数字部分,不会干扰模拟信号。对于这样的布线必须仔细地检查和核对,要保 证百分之百遵守布线规则。否则,一条信号线走线不当就会彻底破坏一个本来非常不错的电 路板。  在将A/D转换器的模拟地和数字地管脚连接在一起时,大多数的A/D转换器厂商会建议:将 AGND和DGND管脚通过最短的引线连接到同一个低阻抗的地上(注:因为大多数A/D转换器芯片 内部没有将模拟地和数字地连接在一起,必须通过外部管脚实现模拟和数字地的连接),任何 与DGND连接的外部阻抗都会通过寄生电容将更多的数字噪声耦合到IC内部的模拟电路上。按 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 照这个建议,需要把A/D转换器的AGND和DGND管脚都连接到模拟地上,但这种方法会产生诸如 数字信号去耦电容的接地端应该接到模拟地还是数字地的问题。  如果系统仅有一个A/D转换器,上面的问题就很容易解决。如图3 中所示,将地分割开,在 A/D转换器下面把模拟地和数字地部分连接在一起。采取该方法时,必须保证两个地之间的连 接桥宽度与IC等宽,并且任何信号线都不能跨越分割间隙。  如果系统中A/D转换器较多,例如10个A/D转换器怎样连接呢?如果在每一个A/D转换器的下面 都将模拟地和数字地连接在一起,则产生多点相连,模拟地和数字地之间的隔离就毫无意 义。而如果不这样连接,就违反了厂商的要求。  最好的办法是开始时就用统一地。如图4 所示,将统一的地分为模拟部分和数字部分。这样 的布局布线既满足了IC器件厂商对模拟地和数字地管脚低阻抗连接的要求,同时又不会形成 环路天线或偶极天线而产生EMC问题。 如果对混合信号PCB设计采用统一地的做法心存疑虑,可以采用地线层分割的方法对整个电路 板布局布线,在设计时注意尽量使电路板在后边实验时易于用间距小于1/2英寸的跳线或0欧 姆电阻将分割地连接在一起。注意分区和布线,确保在所有的层上没有数字信号线位于模拟 部分之上,也没有任何模拟信号线位于数字部分之上。而且,任何信号线都不能跨越地间隙 或是分割电源之间的间隙。要测试该电路板的功能和EMC性能,然后将两个地通过0欧姆电阻 或跳线连接在一起,重新测试该电路板的功能和EMC性能。比较测试结果,会发现几乎在所有 的情况下,统一地的方案在功能和EMC性能方面比分割地更优越。 #分割地的方法还有用吗?  在以下三种情况可以用到这种方法:一些医疗设备要求在与病人连接的电路和系统之间的漏 电流很低;一些工业过程控制设备的输出可能连接到噪声很大而且功率高的机电设备上;另 外一种情况就是在PCB的布局受到特定限制时。  在混合信号PCB板上通常有独立的数字和模拟电源,能够而且应该采用分割电源面。但是紧邻 电源层的信号线不能跨越电源之间的间隙,而所有跨越该间隙的信号线都必须位于紧邻大面 积地的电路层上。在有些情况下,将模拟电源以PCB连接线而不是一个面来设计可以避免电源 面的分割问题。 #混合信号PCB设计是一个复杂的过程,设计过程要注意以下几点: 1.将PCB分区为独立的模拟部分和数字部分。  2.合适的元器件布局。  3.A/D转换器跨分区放置。  4.不要对地进行分割。在电路板的模拟部分和数字部分下面敷设统一地。  5.在电路板的所有层中,数字信号只能在电路板的数字部分布线。  6.在电路板的所有层中,模拟信号只能在电路板的模拟部分布线。  7.实现模拟和数字电源分割。  8.布线不能跨越分割电源面之间的间隙。  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 9.必须跨越分割电源之间间隙的信号线要位于紧邻大面积地的布线层上。  10.分析返回地电流实际流过的路径和方式。  11.采用正确的布线规则。 欲知更多信息请查询:www.sigcon.com、www.ultracad.com和www.hottconsultants.com。 第三篇 蛇形走线有什么作用? 请问各路大侠,蛇形走线有什么作用?为什么要蛇形走线?哪些类信号线需要蛇形走线,如果要 进行蛇形布线,需要满足什么规则和注意什么问题?烦劳大侠们指点一下. RE:蛇形走线有什么作用? - 北京 / vhdl 回复于2000-9-15 9:11:00  >>电感作用  视情况而定,比如PCI板上的蛇行线就是为了适应PCI 33MHzClock的线长要求 RE:蛇形走线有什么作用? - 深圳 / jack 回复于2000-9-15 12:04:00  关于蛇形走线,因为应用场合不同具不同的作用,如果蛇形走线在电脑板中出现,其主要起到 一个滤波电感的作用,提高电路的抗干扰能力,若在一般普通PCB板中,除了具有滤波电感的 作用外,还可作为收音机天线的电感线圈等等. RE:蛇形走线有什么作用? - Shanghai / clgoal 回复于2000-9-15 13:14:00  电脑主机板中的蛇形走线,主要用在一些时钟信号中,如PCIClk,AGPClk,它的作用有两点: 1、阻抗匹配 2、滤波电感。对一些重要信号,如INTEL HUB架构中的HUBLink,一共13根,跑 233MHz,要求必须严格等长,以消除时滞造成的隐患,绕线是唯一的解决办法。一般来讲, 蛇形走线的线距>=2倍的线宽。 RE:蛇形走线有什么作用? - beijing / free 回复于2000-10-16 12:24:00  等长布线,尤其是在高频电路中的数据线。 RE:蛇形走线有什么作用? - 广西北海 / chenshu2000 回复于2000-10-19 9:18:00  有没有计算蛇形线电感量的公式或经验值? RE:蛇形走线有什么作用? - 北京 / fangll 回复于2000-10-22 21:56:00  specctra可以编程设定网络走线的阻抗匹配规则和差分线走线规则 帮助里面讲了一些一般的设计原则 RE:蛇形走线有什么作用? - 大连 / nkhare 回复于2001-2-15 20:07:00  有时也兼作电阻作用。 RE:蛇形走线有什么作用? - jinan / wwx 回复于2001-2-15 22:51:00  实际是一个分布参数的 LC 滤波器。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) RE:蛇形走线有什么作用? - 广州 / anrey 回复于2001-2-16 11:04:00  滤波 RE:蛇形走线有什么作用? - 珠海 / liangby 回复于2001-2-16 11:44:00  等长线。平横分布参数 RE:蛇形走线有什么作用? - 珠海 / bigcat 回复于2001-2-16 20:36:00  高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期内 读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据),一般要求延迟差不 超过1/4时钟周期,单位长度的线延迟差也是固定的,延迟跟线宽,线长,铜厚,板层结构有关,但 线过长会增大分布电容和分布电感,使信号质量,所以时钟IC引脚一般都接RC端接,但蛇形走线 并非起电感的作用,相反的,电感会使信号中的上升元中的高次谐波相移,造成信号质量恶化, 所以要求蛇形线间距最少是线宽的两倍,信号的上升时间越小就越易受分布电容和分布电感的 影响. RE:蛇形走线有什么作用? - 北京 / BITLEFT 回复于2001-6-20 9:59:00  蛇行走线应该注意什么问题?如果,走得不好,对pcb板的抗干扰能力是不是不能好转,反而 会有恶化作用? RE:蛇形走线有什么作用? - GuangZhou / yxlian 回复于2001-6-20 11:19:00  简单地说,PCB上的任何一条走线在通过高频信号的情况下都会对该信号造成时延时,蛇形走 线的主要作用是补偿"同一组相关"信号线中延时较小的部分,这些部分通常是没有或比其它 信号少通过另外的逻辑处理;最典型的就是时钟线,通常它不需经过任何其它逻辑处理,因 而其延时会小于其它相关信号。 14:44:00  哈,在微波电路中,大多蛇行线是为了减小PCB的面积!--因为线长有严格限制。 RE:蛇形走线有什么作用? - 珠海 / bigcat 回复于2001-6-20 19:14:00  等线长的蛇形走线没有任何抗干扰的功能,它的作用是将有时序要求的总线或时钟线的延迟 控制在所要求的范围内,至于要求如果不会算也可从DATASHEET上得到,一般有时序要求的都 会给出线长匹配的数据;在走线时一般遵循3W法则(绕线的间距要两倍于线宽),这样可消 除线间78%的互感,尽量减少因电感变化而引起的阻抗不连续。 另外说明我不是高手,抬得越高摔得越痛;若想见识高手,可以到WWW。EDACHIN A。COM的高速设计论坛上,有一篇解释版主回的解释线间串扰的帖子,有波形图和注 释,这样可以知道什么样水平的是高手。 RE:蛇形走线有什么作用? - 上海市 / bab0523 回复于2001-7-10 13:35:00  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 主板中,蛇形走线基本上是为了等长, 不光HUBLINK,CPUCLK,PCICLK;IDE,DIMM也要绕 线,绕线线距依据走线线距,可1:2,1:3,1:4--  RE:蛇形走线有什么作用? - 东莞 / yuanqui_cn 回复于2001-8-18 14:30:00  在2。4G的对讲机中用作电感,可是我不知怎样计算电感量,不知大侠有这方面的经验 RE:蛇形走线有什么作用? - hanzhou / wdyuut 回复于2001-8-22 15:35:00  RE:蛇形走线,大多为了实现总线间的长度匹配,或为了减少布线面积,从电磁干扰的角度来 说,比较不利,增大了 环路面积,考虑到线间干扰,常常不能达到减少布线面积的目的 RE:蛇形走线有什么作用? - 东莞长安 / 蒋国伟 回复于2001-8-22 18:21:00  短而窄的蛇形走线可做保险丝。 第四篇 确保信号完整性的电路板设计准则 信号完整性(SI)问题解决得越早,设计的效率就越高,从而可避免在电路板设计完成之后才 增加端接器件。SI设计规划的工具和资源不少,本文探索信号完整性的核心议题以及解决SI 问题的几种方法,在此忽略设计过程的技术细节。 1、SI问题的提出  随着IC输出开关速度的提高,不管信号周期如何,几乎所有设计都遇到了信号完整性问题。 即使过去你没有遇到SI问题,但是随着电路工作频率的提高,今后一定会遇到信号完整性问 题。  信号完整性问题主要指信号的过冲和阻尼振荡现象,它们主要是IC驱动幅度和跳变时间的函 数。也就是说,即使布线拓扑结构没有变化,只要芯片速度变得足够快,现有设计也将处于 临界状态或者停止工作。我们用两个实例来说明信号完整性设计是不可避免的。 实例之一:在通信领域,前沿的电信公司正为语音和数据交换生产高速电路板(高于 500MHz),此时成本并不特别重要,因而可以尽量采用多层板。这样的电路板可以实现充分接 地并容易构成电源回路,也可以根据需要采用大量离散的端接器件,但是设计必须正确,不 能处于临界状态。  SI和EMC专家在布线之前要进行仿真和计算,然后,电路板设计就可以遵循一系列非常严格的 设计规则,在有疑问的地方,可以增加端接器件,从而获得尽可能多的SI安全裕量。电路板 实际工作过程中,总会出现一些问题,为此,通过采用可控阻抗端接线,可以避免出现SI问 题。简而言之,超标准设计可以解决SI问题。 实例之二:从成本上考虑,电路板通常限制在四层以内(里面两层分别是电源层和接地层)。 这极大限制了阻抗控制的作用。此外,布线层少将加剧串扰,同时信号线间距还必须最小以 布放更多的印制线。另一方面,设计工程师必须采用最新和最好的CPU、内存和视频总线设 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 计,这些设计就必须考虑SI问题。  关于布线、拓扑结构和端接方式,工程师通常可以从CPU制造商那里获得大量建议,然而,这 些设计指南还有必要与制造过程结合起来。在很大程度上,电路板设计师的工作比电信设计 师的工作要困难,因为增加阻抗控制和端接器件的空间很小。此时要充分研究并解决那些不 完整的信号,同时确保产品的设计期限。  下面介绍设计过程通用的SI设计准则。 2、设计前的准备工作  在设计开始之前,必须先行思考并确定设计策略,这样才能指导诸如元器件的选择、工艺选 择和电路板生产成本控制等工作。就SI而言,要预先进行调研以形成规划或者设计准则,从 而确保设计结果不出现明显的SI问题、串扰或者时序问题。有些设计准则可以由IC制造商提 供,然而,芯片供应商提供的准则(或者你自己设计的准则)存在一定的局限性,按照这样的 准则可能根本设计不了满足SI要求的电路板。如果设计规则很容易,也就不需要设计工程师 了。  在实际布线之前,首先要解决下列问题,在多数情况下,这些问题会影响你正在设计(或者正 在考虑设计)的电路板,如果电路板的数量很大,这项工作就是有价值的。 3、电路板的层叠  某些项目组对PCB层数的确定有很大的自主权,而另外一些项目组却没有这种自主权,因此, 了解你所处的位置很重要。与制造和成本分析工程师交流可以确定电路板的层叠误差,这时 还是发现电路板制造公差的良机。比如,如果你指定某一层是50Ω阻抗控制,制造商怎样测 量并确保这个数值呢?  其他的重要问题包括:预期的制造公差是多少?在电路板上预期的绝缘常数是多少?线宽和 间距的允许误差是多少?接地层和信号层的厚度和间距的允许误差是多少?所有这些信息可 以在预布线阶段使用。  根据上述数据,你就可以选择层叠了。注意,几乎每一个插入其他电路板或者背板的PCB都有 厚度要求,而且多数电路板制造商对其可制造的不同类型的层有固定的厚度要求,这将会极 大地约束最终层叠的数目。你可能很想与制造商紧密合作来定义层叠的数目。应该采用阻抗 控制工具为不同层生成目标阻抗范围,务必要考虑到制造商提供的制造允许误差和邻近布线 的影响。  在信号完整的理想情况下,所有高速节点应该布线在阻抗控制内层(例如带状线),但是实际 上,工程师必须经常使用外层进行所有或者部分高速节点的布线。要使SI最佳并保持电路板 去耦,就应该尽可能将接地层/电源层成对布放。如果只能有一对接地层/电源层,你就只有 将就了。如果根本就没有电源层,根据定义你可能会遇到SI问题。你还可能遇到这样的情 况,即在未定义信号的返回通路之前很难仿真或者模拟电路板的性能。 4、串扰和阻抗控制  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 来自邻近信号线的耦合将导致串扰并改变信号线的阻抗。相邻平行信号线的耦合分析可能决 定信号线之间或者各类信号线之间 quot;安全"或预期间距(或者平行布线长度)。比如,欲 将时钟到数据信号节点的串扰限制在100mV以内,却要信号走线保持平行,你就可以通过计算 或仿真,找到在任何给定布线层上信号之间的最小允许间距。同时,如果设计中包含阻抗重 要的节点(或者是时钟或者专用高速内存架构),你就必须将布线放置在一层(或若干层)上以 得到想要的阻抗。 5、重要的高速节点  延迟和时滞是时钟布线必须考虑的关键因素。因为时序要求严格,这种节点通常必须采用端 接器件才能达到最佳SI质量。要预先确定这些节点,同时将调节元器件放置和布线所需要的 时间加以计划,以便调整信号完整性设计的指标。 6、技术选择  不同的驱动技术适于不同的任务。信号是点对点的还是一点对多抽头的?信号是从电路板输 出还是留在相同的电路板上?允许的时滞和噪声裕量是多少?作为信号完整性设计的通用准 则,转换速度越慢,信号完整性越好。50MHz时钟采用500ps上升时间是没有理由的。一个2- 3ns的摆率控制器件速度要足够快,才能保证SI的品质,并有助于解决象输出同步交换(SSO) 和电磁兼容(EMC)等问题。  在新型FPGA可编程技术或者用户定义ASIC中,可以找到驱动技术的优越性。采用这些定制(或 者半定制)器件,你就有很大的余地选定驱动幅度和速度。设计初期,要满足FPGA(或ASIC)设 计时间的要求并确定恰当的输出选择,如果可能的话,还要包括引脚选择。 在这个设计阶段,要从IC供应商那里获得合适的仿真模型。为了有效的覆盖SI仿真,你将需 要一个SI仿真程序和相应的仿真模型(可能是IBIS模型)。  最后,在预布线和布线阶段你应该建立一系列设计指南,它们包括:目标层阻抗、布线间 距、倾向采用的器件工艺、重要节点拓扑和端接规划。 7、预布线阶段  预布线SI规划的基本过程是首先定义输入参数范围(驱动幅度、阻抗、跟踪速度)和可能的拓 扑范围(最小/最大长度、短线长度等),然后运行每一个可能的仿真组合,分析时序和SI仿真 结果,最后找到可以接受的数值范围。 接着,将工作范围解释为PCB布线的布线约束条件。可以采用不同软件工具执行这种类型 的"清扫"准备工作,布线程序能够自动处理这类布线约束条件。对多数用户而言,时序信息 实际上比SI结果更为重要,互连仿真的结果可以改变布线,从而调整信号通路的时序。  在其他应用中,这个过程可以用来确定与系统时序指标不兼容的引脚或者器件的布局。此 时,有可能完全确定需要手工布线的节点或者不需要端接的节点。对于可编程器件和ASIC来 说,此时还可以调整输出驱动的选择,以便改进SI设计或避免采用离散端接器件。 8、布线后SI仿真  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 一般来说,SI设计指导规则很难保证实际布线完成之后不出现SI或时序问题。即使设计是在 指南的引导下进行,除非你能够持续自动检查设计,否则,根本无法保证设计完全遵守准 则,因而难免出现问题。布线后SI仿真检查将允许有计划地打破(或者改变)设计规则,但是 这只是出于成本考虑或者严格的布线要求下所做的必要工作。  现在,采用SI仿真引擎,完全可以仿真高速数字PCB(甚至是多板系统),自动屏蔽SI问题并生 成精确的"引脚到引脚"延迟参数。只要输入信号足够好,仿真结果也会一样好。这使得器件 模型和电路板制造参数的精确性成为决定仿真结果的关键因素。很多设计工程师将仿真"最 小"和"最大"的设计角落,再采用相关的信息来解决问题并调整生产率。 9、后制造阶段  采取上述措施可以确保电路板的SI设计品质,在电路板装配完成之后,仍然有必要将电路板 放在测试平台上,利用示波器或者TDR(时域反射计)测量,将真实电路板和仿真预期结果进行 比较。这些测量数据可以帮助你改进模型和制造参数,以便你在下一次预设计调研工作中做 出更佳的(更少的约束条件)决策。 10、模型的选择  关于模型选择的文章很多,进行静态时序验证的工程师们可能已经注意到,尽管从器件数据 表可以获得所有的数据,要建立一个模型仍然很困难。SI仿真模型正好相反,模型的建立容 易,但是模型数据却很难获得。本质上,SI模型数据唯一的可靠来源是IC供应商,他们必须 与设计工程师保持默契的配合。IBIS模型标准提供了一致的数据载体,但是IBIS模型的建立 及其品质的保证却成本高昂,IC供应商对此投资仍然需要市场需求的推动作用,而电路板制 造商可能是唯一的需方市场。 11、未来技术的趋势  设想系统中所有输出都可以调整以匹配布线阻抗或者接收电路的负载,这样的系统测试方 便,SI问题可以通过编程解决,或者按照IC特定的工艺分布来调整电路板使SI达到要求,这 样就能使设计容差更大或者使硬件配置的范围更宽。 目前,业界也在关注一种SI器件技术,其中许多技术包含设计好的端接装置(比如LVDS)和自 动可编程输出强度控制和动态自动端接功能,采用这些技术的设计可以获得优良的SI品质, 但是,大多数技术与标准的CMOS或者TTL逻辑电路差别太大,与现有仿真模型的配合不大好。 因此,EDA公司也正加入到"轻轻松松设计"的竞技场之中,人们为了在设计初期解决SI问题已 经做了大量工作,将来,不必SI专家就能借助自动化工具解决SI问题。尽管目前技术还没有 发展到那个水平,但是人们正探索新的设计方法,从"SI和时序布线"出发开始设计的技术仍 在发展,预计未来几年内将诞生新的设计技术 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/018_3.HTM[2009-6-8 8:40:56] coolbor工作室——PCB设计(经验文章) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 高速PCB设计指南之四 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 第一篇 印制电路板的可靠性设计 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 目前电子器材用于各类电子设备和系统仍然以印制电路板为主要装配方式。实践证明,即使 电路原理图设计正确,印制电路板设计不当,也会对电子设备的可靠性产生不利影响。例 如,如果印制板两条细平行线靠得很近,则会形成信号波形的延迟,在传输线的终端形成反 印制线路板问题 射噪声。因此,在设计印制电路板的时候,应注意采用正确的方法。 高频电路布线技巧 一、 地线设计 电子产品设计中的考虑种种 在电子设备中,接地是控制干扰的重要方法。如能将接地和屏蔽正确结合起来使用,可解决 高质量PCB设计 大部分干扰问题。电子设备中地线结构大致有系统地、机壳地(屏蔽地)、数字地(逻辑 电路板布局、布线和安装的抗ESD设计 地)和模拟地等。在地线设计中应注意以下几点:  规则 1. 正确选择单点接地与多点接地 嵌入式开关电源的PCB设计 低频电路中,信号的工作频率小于1MHz,它的布线和器件间的电感影响较小,而接地电路形 确保信号完整性的电路板设计准则 成的环流对干扰影响较大,因而应采用一点接地。当信号工作频率大于10MHz时,地线阻抗变 得很大,此时应尽量降低地线阻抗,应采用就近多点接地。当工作频率在1~10MHz时,如果 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 采用一点接地,其地线长度不应超过波长的1/20,否则应采用多点接地法。 2. 将数字电路与模拟电路分开 电路板上既有高速逻辑电路,又有线性电路,应使它们尽量分开,而两者的地线不要相混, 高速PCB设计指南之二 分别与电源端地线相连。要尽量加大线性电路的接地面积。 高速PCB设计指南之三 3. 尽量加粗接地线 高速PCB设计指南之四 若接地线很细,接地电位则随电流的变化而变化,致使电子设备的定时信号电平不稳,抗噪 高速PCB设计指南之五 声性能变坏。因此应将接地线尽量加粗,使它能通过三位于印制电路板的允许电流。如有可 高速PCB设计指南之六 能,接地线的宽度应大于3mm。 高速PCB设计指南之七 4. 将接地线构成闭环路 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_4.HTM[2009-6-8 8:40:55] coolbor工作室——PCB设计(经验文章) 高速PCB设计指南之八 设计只由数字电路组成的印制电路板的地线系统时,将接地线做成闭环路可以明显的提高抗 高速电子线路的信号完整性设计(一) 噪声能力。其原因在于:印制电路板上有很多集成电路元件,尤其遇有耗电多的元件时,因 高速电子线路的信号完整性设计(二) 受接地线粗细的限制,会在地结上产生较大的电位差,引起抗噪声能力下降,若将接地结构 高速电子线路的信号完整性设计(三) 成环路,则会缩小电位差值,提高电子设备的抗噪声能力。  布线技巧 编解码电路板设计指南 二、电磁兼容性设计 电磁兼容性是指电子设备在各种电磁环境中仍能够协调、有效地进行工作的能力。电磁兼容 性设计的目的是使电子设备既能抑制各种外来的干扰,使电子设备在特定的电磁环境中能够 正常工作,同时又能减少电子设备本身对其它电子设备的电磁干扰。 1. 选择合理的导线宽度由于瞬变电流在印制线条上所产生的冲击干扰主要是由印制导线的电 感成分造成的,因此应尽量减小印制导线的电感量。印制导线的电感量与其长度成正比,与 其宽度成反比,因而短而精的导线对抑制干扰是有利的。时钟引线、行驱动器或总线驱动器 的信号线常常载有大的瞬变电流,印制导线要尽可能地短。对于分立元件电路,印制导线宽 度在1.5mm左右时,即可完全满足要求;对于集成电路,印制导线宽度可在0.2~1.0mm之间选 择。 2. 采用正确的布线策略采用平等走线可以减少导线电感,但导线之间的互感和分布电容增 加,如果布局允许,最好采用井字形网状布线结构,具体做法是印制板的一面横向布线,另 一面纵向布线,然后在交叉孔处用金属化孔相连。 为了抑制印制板导线之间的串扰,在设计 布线时应尽量避免长距离的平等走线,尽可能拉开线与线之间的距离,信号线与地线及电源 线尽可能不交叉。在一些对干扰十分敏感的信号线之间设置一根接地的印制线,可以有效地 抑制串扰。 为了避免高频信号通过印制导线时产生的电磁辐射,在印制电路板布线时,还应注意以下几 点: ●尽量减少印制导线的不连续性,例如导线宽度不要突变,导线的拐角应大于90度禁止环状 走线等。 ●时钟信号引线最容易产生电磁辐射干扰,走线时应与地线回路相靠近,驱动器应紧挨着连 接器。 ●总线驱动器应紧挨其欲驱动的总线。对于那些离开印制电路板的引线,驱动器应紧紧挨着 连接器。 ●数据总线的布线应每两根信号线之间夹一根信号地线。最好是紧紧挨着最不重要的地址引 线放置地回路,因为后者常载有高频电流。 ●在印制板布置高速、中速和低速逻辑电路时,应按照图1的方式排列器件。 3.抑制反射干扰为了抑制出现在印制线条终端的反射干扰,除了特殊需要之外,应尽可能缩 短印制线的长度和采用慢速电路。必要时可加终端匹配,即在传输线的末端对地和电源端各 加接一个相同阻值的匹配电阻。根据经验,对一般速度较快的TTL电路,其印制线条长于10cm 以上时就应采用终端匹配措施。匹配电阻的阻值应根据集成电路的输出驱动电流及吸收电流 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_4.HTM[2009-6-8 8:40:55] coolbor工作室——PCB设计(经验文章) 的最大值来决定。 三、去耦电容配置 在直流电源回路中,负载的变化会引起电源噪声。例如在数字电路中,当电路从一个状态转 换为另一种状态时,就会在电源线上产生一个很大的尖峰电流,形成瞬变的噪声电压。配置 去耦电容可以抑制因负载变化而产生的噪声,是印制电路板的可靠性设计的一种常规做法, 配置原则如下:  ●电源输入端跨接一个10~100uF的电解电容器,如果印制电路板的位置允许,采用100uF以 上的电解电容器的抗干扰效果会更好。 ●为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下 时,可每4~10个芯片配置一个1~10uF钽电解电容器,这种器件的高频阻抗特别小,在 500kHz~20MHz范围内阻抗小于1Ω,而且漏电流很小(0.5uA以下)。 ●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件,应在芯片的电源线 (Vcc)和地线(GND)间直接接入去耦电容。 ●去耦电容的引线不能过长,特别是高频旁路电容不能带引线。 四、印制电路板的尺寸与器件的布置 印制电路板大小要适中,过大时印制线条长,阻抗增加,不仅抗噪声能力下降,成本也高; 过小,则散热不好,同时易受临近线条干扰。 在器件布置方面与其它逻辑电路一样,应把相互有关的器件尽量放得靠近些,这样可以获得 较好的抗噪声效果。如图2所示。时种发生器、晶振和CPU的时钟输入端都易产生噪声,要相 互靠近些。易产生噪声的器件、小电流电路、大电流电路等应尽量远离逻辑电路,如有可 能,应另做电路板,这一点十分重要 五、热设计 从有利于散热的角度出发,印制版最好是直立安装,板与板之间的距离一般不应小于2cm,而 且器件在印制版上的排列方式应遵循一定的规则: ·对于采用自由对流空气冷却的设备,最好是将集成电路(或其它器件)按纵长方式排列, 如图3示;对于采用强制空气冷却的设备,最好是将集成电路(或其它器件)按横长方式排 列,如图4所示。 ·同一块印制板上的器件应尽可能按其发热量大小及散热程度分区排列,发热量小或耐热性 差的器件(如小信号晶体管、小规模集成电路、电解电容等)放在冷却气流的最上流(入口 处),发热量大或耐热性好的器件(如功率晶体管、大规模集成电路等)放在冷却气流最下 游。  ·在水平方向上,大功率器件尽量靠近印制板边沿布置,以便缩短传热路径;在垂直方向 上,大功率器件尽量靠近印制板上方布置,以便减少这些器件工作时对其它器件温度的影 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_4.HTM[2009-6-8 8:40:55] coolbor工作室——PCB设计(经验文章) 响。 ·对温度比较敏感的器件最好安置在温度最低的区域(如设备的底部),千万不要将它放在 发热器件的正上方,多个器件最好是在水平面上交错布局。  ·设备内印制板的散热主要依靠空气流动,所以在设计时要研究空气流动路径,合理配置器 件或印制电路板。空气流动时总是趋向于阻力小的地方流动,所以在印制电路板上配置器件 时,要避免在某个区域留有较大的空域。整机中多块印制电路板的配置也应注意同样的问 题。 大量实践经验表明,采用合理的器件排列方式,可以有效地降低印制电路的温升,从而使器 件及设备的故障率明显下降。 以上所述只是印制电路板可靠性设计的一些通用原则,印制电路板可靠性与具体电路有着密 切的关系,在设计中不还需根据具体电路进行相应处理,才能最大程度地保证印制电路板的 可靠性。  六、产品骚扰的抑制方案 1 接地1.1 设备的信号接地 目的:为设备中的任何信号提供一个公共的参考电位。 方式:设备的信号接地系统可以是一块金属板。 1.2 基本的信号接地方式 有三种基本的信号接地方式:浮地、单点接地、多点接地。 1.2.1 浮地 目的:使电路或设备与公共地线可能引起环流的公共导线隔离起来,浮地还使不 同电位的电路之间配合变得容易。 缺点:容易出现静电积累引起强烈的静电放电。 折衷方 案:接入泄放电阻。 1.2.2 单点接地 方式:线路中只有一个物理点被定义为接地参考点,凡需要接地均接于此。 缺点:不适宜用于高频场合。 1.2.3 多点接地 方式:凡需要接地的点都直接连到距它最近的接地平面上,以便使接地线长 度为最短。 缺点:维护较麻烦。 1.2.4 混合接地 按需要选用单点及多点接地。 1.3 信号接地线的处理(搭接) 搭接是在两个金属点之间建立低阻抗的通路。 分直接搭接、间接搭接方式。 无论哪一种搭接方式,最重要的是强调搭接良好。 1.4 设备的接地(接大地) 设备与大地连在一起,以大地为参考点,目的: 1) 实现设备的安全接地 2) 泄放机箱上所积累的电荷,避免设备内部放电。 3) 接高设备工作的稳定性,避免设备对大地的电位在外界电磁环境作用下发生的变化。  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_4.HTM[2009-6-8 8:40:55] coolbor工作室——PCB设计(经验文章) 1.5 拉大地的方法和接地电阻 接地棒。 1.6 电气设备的接地 例2 屏蔽2.1 电场屏蔽2.1.1 电场屏蔽的机理 分布电容间的耦合 处理方法: 1) 增大A、B距离。 2) B尽量贴近接地板。 3)A、B间插入金属屏蔽板。 2.1.2 电场屏蔽设计重点: 1) 屏蔽板程控受保护物;屏蔽板接地必须良好。 2) 注意屏蔽板的形状。 3) 屏蔽板以良好导体为好,厚度无要求,强度要足够。 2.2 磁场屏蔽 2.2.1 磁场屏蔽的机理 高导磁材料的低磁阻起磁分路作用,使屏蔽体内的磁场大大降低。 2.2.2 磁场屏蔽设计重点 1) 选用高导磁率材料。 2) 增加屏蔽体的壁厚。 3) 被屏蔽物不要紧靠屏蔽体。 4) 注意结构设计。 5) 对强用双层磁屏蔽体。 2.3 电磁场屏蔽的机理 1) 表面的反射。 2) 屏蔽体内部的吸收。 2.3.2 材料对电磁屏蔽的效果 2.4 实际的电磁屏蔽体 七、产品内部的电磁兼容性设计 1 印刷电路板设计中的电磁兼容性 1.1 印刷线路板中的公共阻抗耦合问题 数字地与模拟地分开,地线加宽。 1.2 印刷线路板的布局 ※对高速、中速和低速混用时,注意不同的布局区域。 ※对低模拟电路和数字逻辑要分离。 1.3 印刷线路板的布线(单面或双面板) ※专用零伏线,电源线的走线宽度≥1mm。 ※电源线和地线尽可能靠近,整块印刷板上的电源与地要呈"井"字形分布,以便使分布线电 流达到均衡。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_4.HTM[2009-6-8 8:40:55] coolbor工作室——PCB设计(经验文章) ※要为模拟电路专门提供一根零伏线。 ※为减少线间串扰,必要时可增加印刷线条间距离,在意安插一些零伏线作为线间隔离。 ※印刷电路的插头也要多安排一些零伏线作为线间隔离。 ※特别注意电流流通中的导线环路尺寸。 ※如有可能在控制线(于印刷板上)的入口处加接R-C去耦,以便消除传输中可能出现的干扰 因素。 ※印刷弧上的线宽不要突变,导线不要突然拐角(≥90度)。 1.4 对在印刷线路板上使用逻辑电路有益建议 ※凡能不用高速逻辑电路的就不用。 ※在电源与地之间加去耦电容。 ※注意长线传输中的波形畸变。 ※用R-S触发的作按钮与电子线路之间配合的缓冲。 1.4.1 逻辑电路工作时,所引入的电源线干扰及抑制方法 1.4.2 逻辑电路输出波形传输中的畸变问题 1.4.3 按钮操作与电子线路工作的配合问题 1.5 印刷线路板的互连 主要是线间串扰,影响因素: ※直角走线 ※屏蔽线 ※阻抗匹配 ※长线驱动 2 开关电源设计中的电磁兼容性 2.1 开关电源对电网传导的骚扰与抑制  骚扰来源: ①非线性流。 ②初级电路中功率晶体管外壳与散热器之间的容光焕发性耦合在电源输入端产生的传导共模 噪声。 抑制方法: ①对开关电压波形进行"修整"。 ②在晶体管与散热器之间加装带屏蔽层的绝缘垫片。 ③在市电输入电路中加接电源滤波器。 2.2 开关电源的辐射骚扰与抑制 注意辐射骚扰与抑制 抑制方法: ①尽可能地减小环路面积。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_4.HTM[2009-6-8 8:40:55] coolbor工作室——PCB设计(经验文章) ②印刷线路板上正负载流导体的布局。 ③在次线整流回路中使用软恢复二极管或在二极管上并联聚酯薄膜电容器。 ④对晶体管开关波形进行"修整"。 2.3 输出噪声的减小 原因是二极管反向电流陡变及回路分布电感。二极管结电容等形成高频衰减振荡,而滤波电 容的等效串联电感又削弱了滤波的作用,因此在输出改波中出现尖峰干扰解决办法是加小电 感和高频电容。 3 设备内部的布线 3.1 线间电磁耦合现象及抑制方法 对磁场耦合: ①减小干扰和敏感电路的环路面积最好办法是使用双绞线和屏蔽线。 ②增大线间距离(使互感减小)。 ③尽可有使干扰源线路与受感应线路呈直角布线。 对电容耦合: ①增大线间距离。 ②屏蔽层接地。 ③降低敏感线路的输入阻抗。 ④如有可能在敏感电路采用平衡线路作输入,利用平衡线路固有的共模抑制能力克服干扰源 对敏感线路的干扰。 3.2 一般的布线方法: 按功率分类,不同分类的导线应分别捆扎,分开敷设的线束间距离应为50~75mm。 4 屏蔽电缆的接地 4.1 常用的电缆 ※双绞线在低于100KHz下使用非常有效,高频下因特性阻抗不均匀及由此造成的波形反射而 受到限制。 ※带屏蔽的双绞线,信号电流在两根内导线上流动,噪声电流在屏蔽层里流动,因此消除了 公共阻抗的耦合,而任何干扰将同时感应到两根导线上,使噪声相消。 ※非屏蔽双绞线抵御静电耦合的能力差些。但对防止磁场感应仍有很好作用。非屏蔽双绞线 的屏蔽效果与单位长度的导线扭绞次数成正比。  ※同轴电缆有较均匀的特性阻抗和较低的损耗,使从真流到甚高频都有较好特性。 ※无屏蔽的带状电缆。 最好的接线方式是信号与地线相间,稍次的方法是一根地、两根信号再一根地依次类推,或 专用一块接地平板。 4.2 电缆线屏蔽层的接地 总之,将负载直接接地的方式是不合适的,这是因为两端接地的屏蔽层为磁感应的地环路电 流提供了分流,使得磁场屏蔽性能下降。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_4.HTM[2009-6-8 8:40:55] coolbor工作室——PCB设计(经验文章) 4.3 电缆线的端接方法 在要求高的场合要为内导体提供360°的完整包裹,并用同轴接头来保证电场屏蔽的完整性。 5 对静电的防护 静电放电可通过直接传导,电容耦合和电感耦合三种方式进入电子线路。 直接对电路的静电放电经常会引起电路的损坏,对邻近物体的放电通过电容或电感耦合,会 影响到电路工作的稳定性。 防护方法: ①建立完善的屏蔽结构,带有接地的金属屏蔽壳体可将放电电流释放到地。 ②金属外壳接地可限制外壳电位的升高,造成内部电路与外壳之间的放电。 ③内部电路如果要与金属外壳相连时,要用单点接地,防止放电电流流过内部电路。 ④在电缆入口处增加保护器件。 ⑤在印刷板入口处增加保护环(环与接地端相连)。 6 设备内部开关接点的处理 6.1 开关断开过程中瞬变干扰形成 6.2 干扰的抑制措施 6.2.1 对被切换电感负载的处理 6.2.2 对开关触点的处理 八、如何提高电子产品的抗干扰能力和电磁兼容性 在研制带处理器的电子产品时,如何提高抗干扰能力和电磁兼容性? 1、 下面的一些系统要特别注意抗电磁干扰: (1) 微控制器时钟频率特别高,总线周期特别快的系统。 (2) 系统含有大功率,大电流驱动电路,如产生火花的继电器,大电流开关等。 (3) 含微弱模拟信号电路以及高精度A/D变换电路的系统。 2、 为增加系统的抗电磁干扰能力采取如下措施: (1) 选用频率低的微控制器: 选用外时钟频率低的微控制器可以有效降低噪声和提高系统的 抗干扰能力。同样频率的方波和正弦波,方波中的高频成份比正弦波多得多。虽然方波的高 频成份的波的幅度,比基波小,但频率越高越容易发射出成为噪声源,微控制器产生的最有 影响的高频噪声大约是时钟频率的3倍。 (2) 减小信号传输中的畸变 微控制器主要采用高速CMOS技术制造。信号输入端静态输入电流 在1mA左右,输入电容10PF左右,输入阻抗相当高,高速CMOS电路的输出端都有相当的带载能 力,即相当大的输出值,将一个门的输出端通过一段很长线引到输入阻抗相当高的输入端, 反射问题就很严重,它会引起信号畸变,增加系统噪声。当Tpd>Tr时,就成了一个传输线问 题,必须考虑信号反射,阻抗匹配等问题。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_4.HTM[2009-6-8 8:40:55] coolbor工作室——PCB设计(经验文章) 信号在印制板上的延迟时间与引线的特性阻抗有关,即与印制线路板材料的介电常数有关。 可以粗略地认为,信号在印制板引线的传输速度,约为光速的1/3到1/2之间。微控制器构成 的系统中常用逻辑电话元件的Tr(标准延迟时间)为3到18ns之间。 在印制线路板上,信号通过一个7W的电阻和一段25cm长的引线,线上延迟时间大致在4 ̄20ns 之间。也就是说,信号在印刷线路上的引线越短越好,最长不宜超过25cm。而且过孔数目也 应尽量少,最好不多于2个。 当信号的上升时间快于信号延迟时间,就要按照快电子学处理。此时要考虑传输线的阻抗匹 配,对于一块印刷线路板上的集成块之间的信号传输,要避免出现Td>Trd的情况,印刷线路 板越大系统的速度就越不能太快。 用以下结论归纳印刷线路板设计的一个规则: 信号在印 刷板上传输,其延迟时间不应大于所用器件的标称延迟时间。 (3) 减小信号线间的交叉干扰: A点一个上升时间为Tr的阶跃信号通过引线AB传向B端。信号 在AB线上的延迟时间是Td。在D点,由于A点信号的向前传输,到达B点后的信号反射和AB线的 延迟,Td时间以后会感应出一个宽度为Tr的页脉冲信号。在C点,由于AB上信号的传输与反 射,会感应出一个宽度为信号在AB线上的延迟时间的两倍,即2Td的正脉冲信号。这就是信号 间的交叉干扰。干扰信号的强度与C点信号的di/at有关,与线间距离有关。当两信号线不是 很长时,AB上看到的实际是两个脉冲的迭加。 CMOS工艺制造的微控制由输入阻抗高,噪声高,噪声容限也很高,数字电路是迭加100 ̄200mv 噪声并不影响其工作。若图中AB线是一模拟信号,这种干扰就变为不能容忍。如印刷线路板 为四层板,其中有一层是大面积的地,或双面板,信号线的反面是大面积的地时,这种信号 间的交叉干扰就会变小。原因是,大面积的地减小了信号线的特性阻抗,信号在D端的反射大 为减小。特性阻抗与信号线到地间的介质的介电常数的平方成反比,与介质厚度的自然对数 成正比。若AB线为一模拟信号,要避免数字电路信号线CD对AB的干扰,AB线下方要有大面积 的地,AB线到CD线的距离要大于AB线与地距离的2 ̄3倍。可用局部屏蔽地,在有引结的一面引 线左右两侧布以地线。 (4) 减小来自电源的噪声 电源在向系统提供能源的同时,也将其噪声加到所供电的电源上。 电路中微控制器的复位线,中断线,以及其它一些控制线最容易受外界噪声的干扰。电网上 的强干扰通过电源进入电路,即使电池供电的系统,电池本身也有高频噪声。模拟电路中的 模拟信号更经受不住来自电源的干扰。  (5) 注意印刷线板与元器件的高频特性 在高频情况下,印刷线路板上的引线,过孔,电阻、 电容、接插件的分布电感与电容等不可忽略。电容的分布电感不可忽略,电感的分布电容不 可忽略。电阻产生对高频信号的反射,引线的分布电容会起作用,当长度大于噪声频率相应 波长的1/20时,就产生天线效应,噪声通过引线向外发射。 印刷线路板的过孔大约引起 0.6pf的电容。 一个集成电路本身的封装材料引入2 ̄6pf电容。 一个线路板上的接插件,有 520nH的分布电感。一个双列直扦的24引脚集成电路扦座,引入4 ̄18nH的分布电感。 这些小 的分布参数对于这行较低频率下的微控制器系统中是可以忽略不计的;而对于高速系统必须 予以特别注意。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_4.HTM[2009-6-8 8:40:55] coolbor工作室——PCB设计(经验文章) (6) 元件布置要合理分区 元件在印刷线路板上排列的位置要充分考虑抗电磁干扰问题,原则 之一是各部件之间的引线要尽量短。在布局上,要把模拟信号部分,高速数字电路部分,噪 声源部分(如继电器,大电流开关等)这三部分合理地分开,使相互间的信号耦合为最小。G 处理好接地线 印刷电路板上,电源线和地线最重要。克服电磁干扰,最主要的手段就是接 地。 对于双面板,地线布置特别讲究,通过采用单点接地法,电源和地是从电源的两端接到印刷 线路板上来的,电源一个接点,地一个接点。印刷线路板上,要有多个返回地线,这些都会 聚到回电源的那个接点上,就是所谓单点接地。所谓模拟地、数字地、大功率器件地开分, 是指布线分开,而最后都汇集到这个接地点上来。与印刷线路板以外的信号相连时,通常采 用屏蔽电缆。对于高频和数字信号,屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆,一 端接地为好。  对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属罩屏蔽起来。 (7) 用好去耦电容。 好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶 瓷电容的高频特性较好。设计印刷线路板时,每个集成电路的电源,地之间都要加一个去耦 电容。去耦电容有两个作用:一方面是本集成电路的蓄能电容,提供和吸收该集成电路开门 关门瞬间的充放电能;另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容为 0.1uf的去耦电容有5nH分布电感,它的并行共振频率大约在7MHz左右,也就是说对于10MHz以 下的噪声有较好的去耦作用,对40MHz以上的噪声几乎不起作用。 1uf,10uf电容,并行共振频率在20MHz以上,去除高频率噪声的效果要好一些。在电源进入 印刷板的地方和一个1uf或10uf的去高频电容往往是有利的,即使是用电池供电的系统也需要 这种电容。 每10片左右的集成电路要加一片充放电电容,或称为蓄放电容,电容大小可选 10uf。最好不用电解电容,电解电容是两层溥膜卷起来的,这种卷起来的结构在高频时表现 为电感,最好使用胆电容或聚碳酸酝电容。 去耦电容值的选取并不严格,可按C=1/f计算;即10MHz取0.1uf,对微控制器构成的系统,取 0.1 ̄0.01uf之间都可以。 3、 降低噪声与电磁干扰的一些经验。 (1) 能用低速芯片就不用高速的,高速芯片用在关键地方。 (2) 可用串一个电阻的办法,降低控制电路上下沿跳变速率。 (3) 尽量为继电器等提供某种形式的阻尼。 (4) 使用满足系统要求的最低频率时钟。 (5) 时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地(6) 用地线将时钟 区圈起来,时钟线尽量短。 (7)I/O驱动电路尽量靠近印刷板边,让其尽快离开印刷板。对进入印制板的信号要加滤 波,从高噪声区来的信号也要加滤波,同时用串终端电阻的办法,减小信号反射。 (8) MCD无用端要接高,或接地,或定义成输出端,集成电路上该接电源地的端都要接,不要 悬空。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_4.HTM[2009-6-8 8:40:55] coolbor工作室——PCB设计(经验文章) (9) 闲置不用的门电路输入端不要悬空,闲置不用的运放正输入端接地,负输入端接输出 端。 (10) 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。 (11) 印制板按频率和电流开关特性分区,噪声元件与非噪声元件要距离再远一些。 (12) 单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗,经济是能承受的话用 多层板以减小电源,地的容生电感。 (13) 时钟、总线、片选信号要远离I/O线和接插件。 (14) 模拟电压输入线、参考电压端要尽量远离数字电路信号线,特别是时钟。 (15) 对A/D类器件,数字部分与模拟部分宁可统一下也不要交叉。 (16) 时钟线垂直于I/O线比平行I/O线干扰小,时钟元件引脚远离I/O电缆。 (17) 元件引脚尽量短,去耦电容引脚尽量短。  (18) 关键的线要尽量粗,并在两边加上保护地。高速线要短要直。 (19) 对噪声敏感的线不要与大电流,高速开关线平行。 (20) 石英晶体下面以及对噪声敏感的器件下面不要走线。 (21) 弱信号电路,低频电路周围不要形成电流环路。 (22) 任何信号都不要形成环路,如不可避免,让环路区尽量小。 (23) 每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。 (24) 用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容 时,外壳要接地。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/018_4.HTM[2009-6-8 8:40:55] coolbor工作室——PCB设计(经验文章) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 高速PCB设计指南之五 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 第一篇 DSP系统的降噪技术 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 随着高速DSP(数字信号处理器)和外设的出现,新产品设计人员面临着电磁干扰(EMI)日 益严重的威胁。早期,把发射和干扰问题称之为EMI或RFI(射频干扰)。现在用更确定的 词"干扰兼容性"替代。电磁兼容性(EMC)包含系统的发射和敏感度两方面的问题。假若干扰 不能完全消除,但也要使干扰减少到最小。如果一个DSP系统符合下面三个条件,则该系统是 电磁兼容的。 1. 对其它系统不产生干扰。 2. 对其它系统的发射不敏感。 3. 对系统本身不产生干扰。 电路板布局、布线和安装的抗ESD设计 规则 干扰定义 嵌入式开关电源的PCB设计 当干扰的能量使接收器处在不希望的状态时引起干扰。干扰的产生不是直接的(通过导体、 确保信号完整性的电路板设计准则 公共阻抗耦合等)就是间接的(通过串扰或辐射耦合)。电磁干扰的产生是通过导体和通过 辐射。很多电磁发射源,如光照、继电器、DC电机和日光灯都可引起干扰。AC电源线、互连 印刷布线图的基本设计方法和原则要求 电缆、金属电缆和子系统的内部电路也都可能产生辐射或接收到不希望的信号。在高速数字 值得注意的单片机控制板的设计原则 电路中,时钟电路通常是宽带噪声的最大产生源。在快速DSP中,这些电路可产生高达300MHz 高速PCB设计指南之一 的谐波失真,在系统中应该把它们去掉。在数字电路中,最容易受影响的是复位线、中断线 高速PCB设计指南之二 和控制线。 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 传导性EMI 一种最明显而往往被忽略的能引起电路中噪声的路径是经过导体。一条穿过噪声环境的导线 可检拾噪声并把噪声送到另外电路引起干扰。设计人员必须避免导线捡拾噪声和在噪声产生 引起干扰前,用去耦办法除去噪声。最普通的例子是噪声通过电源线进入电路。若电源本身 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章) 高速PCB设计指南之八 或连接到电源的其它电路是干扰源,则在电源线进入电路之前必须对其去耦。 共阻抗耦合 当来自两个不同电路的电流流经一个公共阻抗时就会产生共阻抗耦合。阻抗上的压降由两个 高速电子线路的信号完整性设计(一) 电路决定。来自两个电路的地电流流经共地阻抗。电路1的地电位被地电流2调制。噪声信号 高速电子线路的信号完整性设计(二) 或DC补偿经共地阻抗从电路2耦合到电路1。 高速电子线路的信号完整性设计(三) 布线技巧 辐射耦合  编解码电路板设计指南 经辐射的耦合通称串扰,串扰发生在电流流经导体时产生电磁场,而电磁场在邻近的导体中 感应瞬态电流。 辐射发射 辐射发射有两种基本类型:差分模式(DM)和共模(CM)。共模辐射或单极天线辐射是由无 意的压降引起的,它使电路中所有地连接抬高到系统地电位之上。就电场大小而言,CM辐射 是比DM辐射更为严重的问题。为使CM辐射最小,必须用切合实际的设计使共模电流降到零。 影响EMC的因数 电压--电源电压越高,意味着电压振幅越大而发射就更多,而低电源电压影响敏感度。 频率--高频产生更多的发射,周期性信号产生更多的发射。在高频数字系统中,当器件开关 时产生电流尖峰信号;在模拟系统中,当负载电流变化时产生电流尖峰信号。 接地--对于电路设计没有比可靠和完美的电源系统更重要的事情。在所有EMC问题中,主要问 题是不适当的接地引起的。有三种信号接地方法:单点、多点和混合。在频率低于1MHz时可 采用单点接地方法,但不适于高频。在高频应用中,最好采用多点接地。混合接地是低频用 单点接地而高频用多点接地的方法。地线布局是关键的。高频数字电路和低电平模拟电路的 地回路绝对不能混合。 PCB设计--适当的印刷电路板(PCB)布线对防止EMI是至关重要的。 电源去耦--当器件开关时,在电源线上会产生瞬态电流,必须衰减和滤掉这些瞬态电流来自 高di/dt源的瞬态电流导致地和线迹"发射"电压。高di/dt产生大范围高频电流,激励部件和 缆线辐射。流经导线的电流变化和电感会导致压降,减小电感或电流随时间的变化可使该压 降最小。 降低噪声的技术 防止干扰有三种方法: 1. 抑制源发射。  2. 使耦合通路尽可能地无效。  3. 使接收器对发射的敏感度尽量小。 下面介绍板级降噪技术。板级降噪技术包括板结构、线路安排和滤波。 板结构降噪技术包括: * 采用地和电源平板 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章) * 平板面积要大,以便为电源去耦提供低阻抗 * 使表面导体最少 * 采用窄线条(4到8密耳)以增加高频阻尼和降低电容耦合 * 分开数字、模拟、接收器、发送器地/电源线 * 根据频率和类型分隔PCB上的电路 * 不要切痕PCB,切痕附近的线迹可能导致不希望的环路 * 采用多层板密封电源和地板层之间的线迹 * 避免大的开环板层结构 * PCB联接器接机壳地,这为防止电路边界处的辐射提供屏蔽 * 采用多点接地使高频地阻抗低 * 保持地引脚短于波长的1/20,以防止辐射和保证低阻抗线路安排降噪技术包括用45。而不是 90。线迹转向,90。转向会增加电容并导致传输线特性阻抗变化 * 保持相邻激励线迹之间的间距大于线迹的宽度以使串扰最小 * 时钟信号环路面积应尽量小 * 高速线路和时钟信号线要短和直接连接 * 敏感的线迹不要与传输高电流快速开关转换信号的线迹并行 * 不要有浮空数字输入,以防止不必要的开关转换和噪声产生 * 避免在晶振和其它固有噪声电路下面有供电线迹 * 相应的电源、地、信号和回路线迹要平行以消除噪声 * 保持时钟线、总线和片使能与输入/输出线和连接器分隔 * 路线时钟信号正交I/O信号 * 为使串扰最小,线迹用直角交叉和散置地线 * 保护关键线迹(用4密耳到8密耳线迹以使电感最小,路线紧靠地板层,板层之间夹层结 构,保护夹层的每一边都有地) 滤波技术包括: * 对电源线和所有进入PCB的信号进行滤波 * 在IC的每一个点原引脚用高频低电感陶瓷电容(14MHz用0.1UF,超过15MHz用0.01UF)进行 去耦 * 旁路模拟电路的所有电源供电和基准电压引脚 * 旁路快速开关器件 * 在器件引线处对电源/地去耦 * 用多级滤波来衰减多频段电源噪声 其它降噪设计技术有: * 把晶振安装嵌入到板上并接地 * 在适当的地方加屏蔽 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章) * 用串联终端使谐振和传输反射最小,负载和线之间的阻抗失配会导致信号部分反射,反射 包括瞬时扰动和过冲,这会产生很大的EMI * 安排邻近地线紧靠信号线以便更有效地阻止出现电场 * 把去耦线驱动器和接收器适当地放置在紧靠实际的I/O接口处,这可降低到PCB其它电路的 耦合,并使辐射和敏感度降低 * 对有干扰的引线进行屏蔽和绞在一起以消除PCB上的相互耦合 * 在感性负载上用箝位二极管 EMC是DSP系统设计所要考虑的重要问题,应采用适当的降噪技术使DSP系统符合EMC要求 第二篇 PowerPCB在印制电路板设计中的应用技术 作者 :中国船舶工业总公司第七0七研究所 谷健 印制电路板(PCB)是电子产品中电路元件和器件的支撑件。它提供电路元件和器件之间的电 气连接。随着电子技术的飞速发展,PCB的密度越来越高。PCB设计的好坏对抗干扰能力影响 很大。实践证明,即使电路原理图设计正确,印制电路板设计不当,也会对电子产品的可靠 性产生不利影响。例如,如果印制板两条细平行线靠得很近,则会形成信号波形的延迟,在 传输线的终端形成反射噪声。因此,在设计印制电路板的时候,应注意采用正确的方法,遵 守PCB设计的一般原则,并应符合抗干扰设计的要求。 一、 PCB设计的一般原则 要使电子电路获得最佳性能,元器件的布局及导线的布设是很重要的。为了设计质量好、造 价低的PCB,应遵循以下的一般性原则: 1.布局 首先,要考虑PCB尺寸大小。PCB尺寸过大时,印制线条长,阻抗增加,抗噪声能力下降,成 本也增加;过小,则散热不好,且邻近线条易受干扰。在确定PCB尺寸后,再确定特殊元件的 位置。最后,根据电路的功能单元,对电路的全部元器件进行布局。 在确定特殊元件的位置时要遵守以下原则: (1)尽可能缩短高频元器件之间的连线,设法减少它们的分布参数和相互间的电磁干扰。易 受干扰的元器件不能相互挨得太近,输入和输出元件应尽量远离。 (2)某些元器件或导线之间可能有较高的电位差,应加大它们之间的距离,以免放电引出意 外短路。带高电压的元器件应尽量布置在调试时手不易触及的地方。  (3)重量超过15g的元器件,应当用支架加以固定,然后焊接。那些又大又重、发热量多的 元器件,不宜装在印制板上,而应装在整机的机箱底板上,且应考虑散热问题。热敏元件应 远离发热元件。 (4)对于电位器、可调电感线圈、可变电容器、微动开关等可调元件的布局应考虑整机的结 构要求。若是机内调节,应放在印制板上方便调节的地方;若是机外调节,其位置要与调节 旋钮在机箱面板上的位置相适应。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章) (5)应留出印制板定位孔及固定支架所占用的位置。 根据电路的功能单元。对电路的全部元器件进行布局时,要符合以下原则:  (1)按照电路的流程安排各个功能电路单元的位置,使布局便于信号流通,并使信号尽可能 保持一致的方向。 (2)以每个功能电路的核心元件为中心,围绕它来进行布局。元器件应均匀、整齐、紧凑地 排列在PCB上。尽量减少和缩短各元器件之间的引线和连接。 (3)在高频下工作的电路,要考虑元器件之间的分布参数。一般电路应尽可能使元器件平行 排列。这样,不但美观,而且装焊容易,易于批量生产。 (4)位于电路板边缘的元器件,离电路板边缘一般不小于2mm。电路板的最佳形状为矩形。 长宽双为3:2或4:3。电路板面尺寸大于200×150mm时,应考虑电路板所受的机械强度。 2.布线 布线的原则如下: (1)输入输出端用的导线应尽量避免相邻平行。最好加线间地线,以免发生反馈藕合。 (2)印制板导线的最小宽度主要由导线与绝缘基板间的粘附强度和流过它们的电流值决定。 当铜箔厚度为0.5mm、宽度为1~15mm时,通过2A的电流,温度不会高于3℃。因此,导线宽度 为1.5mm可满足要求。对于集成电路,尤其是数字电路,通常选0.02~0.3mm导线宽度。当 然,只要允许,还是尽可能用宽线,尤其是电源线和地线。导线的最小间距主要由最坏情况 下的线间绝缘电阻和击穿电压决定。对于集成电路,尤其是数字电路,只要工艺允许,可使 间距小于5~8mil。 (3)印制导线拐弯处一般取圆弧形,而直角或夹角在高频电路中会影响电气性能。此外,尽 量避免使用大面积铜箔,否则,长时间受热时,易发生铜箔膨胀和脱落现象。必须用大面积 铜箔时,最好用栅格状。这样有利于排除铜箔与基板间粘合剂受热产生的挥发性气体。 3.焊盘 焊盘中心孔要比器件引线直径稍大一些。焊盘太大易形成虚焊。焊盘外径D一般不小于 (d+1.2)mm,其中d为引线孔径。对高密度的数字电路,焊盘最小直径可取(d+1.0)mm。 二、 PCB及电路抗干扰措施 印制电路板的抗干扰设计与具体电路有着密切的关系,这里仅就PCB抗干扰设计的几项常用措 施做一些说明。 1.电源线设计 根据印制线路板电流的大小,尽量加粗电源线宽度,减少环路电阻。同时,使电源线、地线 的走向和数据传递的方向一致,这样有助于增强抗噪声能力。 2.地线设计 在电子产品设计中,接地是控制干扰的重要方法。如能将接地和屏蔽正确结合起来使用,可 解决大部分干扰问题。电子产品中地线结构大致有系统地、机壳地(屏蔽地)、数字地(逻 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章) 辑地)和模拟地等。在地线设计中应注意以下几点:  (1)正确选择单点接地与多点接地 在低频电路中,信号的工作频率小于1MHz,它的布线和器件间的电感影响较小,而接地电路 形成的环流对干扰影响较大,因而应采用一点接地的方式。当信号工作频率大于10MHz时,地 线阻抗变得很大,此时应尽量降低地线阻抗,应采用就近多点接地。当工作频率在1~10MHz 时,如果采用一点接地,其地线长度不应超过波长的1/20,否则应采用多点接地法。 (2)数字地与模拟地分开。 电路板上既有高速逻辑电路,又有线性电路,应使它们尽量分开,而两者的地线不要相混, 分别与电源端地线相连。低频电路的地应尽量采用单点并联接地,实际布线有困难时可部分 串联后再并联接地。高频电路宜采用多点串联接地,地线应短而粗,高频元件周围尽量用栅 格状大面积地箔。要尽量加大线性电路的接地面积。 (3)接地线应尽量加粗。 若接地线用很细的线条,则接地电位则随电流的变化而变化,致使电子产品的定时信号电平 不稳,抗噪声性能降低。因此应将接地线尽量加粗,使它能通过三倍于印制电路板的允许电 流。如有可能,接地线的宽度应大于3mm。 (4)接地线构成闭环路。 设计只由数字电路组成的印制电路板的地线系统时,将接地线做成闭路可以明显地提高抗噪 声能力。其原因在于:印制电路板上有很多集成电路元件,尤其遇有耗电多的元件时,因受 接地线粗细的限制,会在地线上产生较大的电位差,引起抗噪能力下降,若将接地线构成环 路,则会缩小电位差值,提高电子设备的抗噪声能力。  3.退藕电容配置 PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容。退藕电容的一般配 置原则是: (1)电源输入端跨接10~100uf的电解电容器。如有可能,接100uF以上的更好。 (2)原则上每个集成电路芯片都应布置一个0.01pF的瓷片电容,如遇印制板空隙不够,可每 4~8个芯片布置一个1~10pF的钽电容。 (3)对于抗噪能力弱、关断时电源变化大的器件,如RAM、ROM存储器件,应在芯片的电源线 和地线之间直接接入退藕电容。 (4)电容引线不能太长,尤其是高频旁路电容不能有引线。 此外,还应注意以下两点: (1)在印制板中有接触器、继电器、按钮等元件时,操作它们时均会产生较大火花放电,必 须采用RC电路来吸收放电电流。一般R取1~2K,C取2.2~47uF。 (2)CMOS的输入阻抗很高,且易受感应,因此在使用时对不用端要接地或接正电源。 三、 PowerPCB简介 PowerPCB是美国Innoveda公司软件产品。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章) PowerPCB能够使用户完成高质量的设计,生动地体现了电子设计工业界各方面的内容。其约 束驱动的设计方法可以减少产品完成时间。你可以对每一个信号定义安全间距、布线规则以 及高速电路的设计规则,并将这些规划层次化的应用到板上、每一层上、每一类网络上、每 一个网络上、每一组网络上、每一个管脚对上,以确保布局布线设计的正确性。它包括了丰 富多样的功能,包括簇布局工具、动态布线编辑、动态电性能检查、自动尺寸标注和强大的 CAM输出能力。它还有集成第三方软件工具的能力,如SPECCTRA布线器。 四、 PowerPCB使用技巧 PowerPCB目前已在我所推广使用,它的基本使用技术已有培训教材进行了详细的讲解,而对 于我所广大电子应用工程师来说,其问题在于已经熟练掌握了TANGO之类的布线工具之后,如 何转到PowerPCB的应用上来。所以,本文就此类应用和培训教材上没有讲到,而我们应用较 多的一些技术技巧作了论述。 1.输入的规范问题 对于大多数使用过TANGO的人来说,刚开始使用PowerPCB的时候,可能会觉得PowerPCB的限制 太多。因为PowerPCB对原理图输入和原理图到PCB的规则传输上是以保证其正确性为前提的。 所以,它的原理图中没有能够将一根电气连线断开的功能,也不能随意将一根电气连线在某 个位置停止,它要保证每一根电气连线都要有起始管脚和终止管脚,或是接在软件提供的连 接器上,以供不同页面间的信息传输。这是它防止错误发生的一种手段,其实,也是我们应 该遵守的一种规范化的原理图输入方式。  在PowerPCB设计中,凡是与原理图网表不一致的改动都要到ECO方式下进行,但它给用户提供 了OLE链接,可以将原理图中的修改传到PCB中,也可以将PCB中的修改传回原理图。这样,既 防止了由于疏忽引起的错误,又给真正需要进行修改提供了方便。但是,要注意的是,进入 ECO方式时要选择"写ECO文件"选项,而只有退出ECO方式,才会进行写ECO文件操作。 2.电源层和地层的选择 PowerPCB中对电源层和地层的设置有两种选择,CAM Plane和Split/Mixed。Split/Mixed主要 用于多个电源或地共用一个层的情况,但只有一个电源和地时也可以用。它的主要优点是输 出时的图和光绘的一致,便于检查。而CAM Plane用于单个的电源或地,这种方式是负片输 出,要注意输出时需加上第25层。第25层包含了地电信息,主要指电层的焊盘要比正常的焊 盘大20mil左右的安全距离,保证金属化过孔之后,不会有信号与地电相连。这就需要每个焊 盘都包含有第25层的信息。而我们自己建库时往往会忽略这个问题,造成使用Split/Mixed选 项。 3.推挤还是不推挤 PowerPCB提供了一个很好用的功能就是自动推挤。当我们手动布线时,印制板在我们的完全 控制之下,打开自动推挤的功能,会感到非常的方便。但是如果在你完成了预布线之后,要 自动布线时,最好将预布好的线固定住,否则自动布线时,软件会认为此线段可移动,而将 你的工作完全推翻,造成不必要的损失。 4.定位孔的添加 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章) 我们的印制板往往需要加一些安装定位孔,但是对于PowerPCB来说,这就属于与原理图不一 样的器件摆放,需要在ECO方式下进行。但如果在最后的检查中,软件因此而给出我们许多的 错误,就不大方便了。这种情况可以将定位孔器件设为非ECO注册的即可。 在编辑器件窗口下,选中"编辑电气特性"按钮,在该窗口中,选中"普通"项,不选中"ECO注 册"项。这样在检查时,PowerPCB不会认为这个器件是需要与网表比较的,不会出现不该有的 错误。 5.添加新的电源封装 由于我们的国际与美国软件公司的标准不太一致,所以我们尽量配备了国际库供大家使用。 但是电源和地的新符号,必须在软件自带的库中添加,否则它不会认为你建的符号是电源。 所以当我们要建一个符合国标的电源符号时,需要先打开现有的电源符号组,选择"编辑电气 连接"按钮,点按"添加"按钮,输入你新建的符号的名字等信息。然后,再选中"编辑门封 装"按钮,选中你刚刚建立的符号名,绘制出你需要的形状,退出绘图状态,保存。这个新的 符号就可以在原理图中调出了。 6.空脚的设置 我们用的器件中,有的管脚本身就是空脚,标志为NC。当我们建库的时候,就要注意,否则 标志为NC的管脚会连在一起。这是由于你在建库时将NC管脚建在了"SINGAL_PINS"中,而 PowerPCB认为"SINGAL_PINS"中的管脚是隐含的缺省管脚,是有用的管脚,如VCC和GND。所 以,如果的NC管脚,必须将它们从"SINGAL_PINS"中删除掉,或者说,你根本无需理睬它,不 用作任何特殊的定义。 7.三极管的管脚对照 三极管的封装变化很多,当自己建三极管的库时,我们往往会发现原理图的网表传到PCB中 后,与自己希望的连接不一致。这个问题主要还是出在建库上。 由于三极管的管脚往往用E,B,C来标志,所以在创建自己的三极管库时,要在"编辑电气连 接"窗口中选中"包括文字数字管脚"复选框,这时,"文字数字管脚"标签被点亮,进入该标 签,将三极管的相应管脚改为字母。这样,与PCB封装对应连线时会感到比较便于识别。 8.表面贴器件的预处理 现在,由于小型化的需求,表面贴器件得到越来越多的应用。在布图过程中,表面贴器件的 处理很重要,尤其是在布多层板的时候。因为,表面贴器件只在一层上有电气连接,不象双 列直插器件在板子上的放置是通孔,所以,当别的层需要与表面器件相连时就要从表面贴器 件的管脚上拉出一条短线,打孔,再与其它器件连接,这就是所谓的扇入(FAN-IN),扇出 (FAN-OUT)操作。 如果需要的话,我们应该首先对表面贴器件进行扇入,扇出操作,然后再进行布线,这是因 为如果我们只是在自动布线的设置文件中选择了要作扇入,扇出操作,软件会在布线的过程 中进行这项操作,这时,拉出的线就会曲曲折折,而且比较长。所以,我们可以在布局完成 后,先进入自动布线器,在设置文件中只选择扇入,扇出操作,不选择其它布线选项,这样 从表面贴器件拉出来的线比较短,也比较整齐。  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章) 9.将板图加入AUTOCAD 有时我们需要将印制板图加入到结构图中,这时可以通过转换工具将PCB文件转换成AUTOCAD 能够识别的格式。在PCB绘图框中,选中"文件"菜单中的"输出"菜单项,在弹出的文件输出窗 口中将保存类型设为DXF文件,再保存。你就可以AUTOCAD中打开个这图了。 当然,PADS中有自动标注功能,可以对画好的印制板进行尺寸标注,自动显示出板框或定位 孔的位置。要注意的是,标注结果在Drill-Drawing层要想在其它的输出图上加上标注,需要 在输出时,特别加上这一层才行。 10. PowerPCB与ViewDraw的接口 用ViewDraw的原理图,可以产生PowerPCB的表,而PowerPCB读入网表后,一样可以进行自动 布线等功能,而且,PowerPCB中有链接工具,可以与VIEWDRAW的原理图动态链接、修改,保 持电气连接的一致性。 但是,由于软件修改升级的版本的差别,有时两个软件对器件名称的定义不一致,会造成网 表传输错误。要避免这种错误的发生,最好专门建一个存放ViewDraw与PowerPCB对应器件的 库,当然这只是针对于一部分不匹配的器件来说的。可以用PowerPCB中的拷贝功能,很方便 地将已存在的PowerPCB中的其它库里的元件封装拷贝到这个库中,存成与VIEWDRAW中相对应 的名字。 11.生成光绘文件 以前,我们做印制板时都是将印制板图拷在软盘上,直接给制版厂。这种做法保密性差,而 且很烦琐,需要给制版厂另写很详细的说明文件。现在,我们用PowerPCB直接生产光绘文件 给厂家就可以了。从光绘文件的名字上就可以看出这是第几层的走线,是丝印还是阻焊,十 分方便,又安全。 转光绘文件步骤: A.在PowerPCB的CAM输出窗口的DEVICE SETUP中将APERTURE改为999。 B.转走线层时,将文档类型选为ROUTING,然后在LAYER中选择板框和你需要放在这一层上的 东西。不注意的是,转走线时要将LINE,TEXT去掉(除非你要在线路上做铜字)。 C.转阻焊时,将文档类型选为SOLD_MASK,在顶层阻焊中要将过孔选中。 D.转丝印时,将文档类型选为SILK SCREEN,其余参照步骤B和C。 E.转钻孔数据时,将文档类型选为NC DRILL,直接转换。 注意,转光绘文件时要先预览一下,预览中的图形就是你要的光绘输出的图形,所以要看仔 细,以防出错。 有了对印制板设计的经验,如PowerPCB的强大功能,画复杂印制板已不是令人烦心的事情 了。值得高兴的是,我们现在已经有了将TANGO的PCB转换成PowerPCB的工具,熟悉TANGO的广 大科技人员可以更加方便的加入到PowerPCB绘图的行列中来,更加方便快捷地绘制出满意的 印制板 第三篇 PCB互连设计过程中最大程度降低RF效应的基本方法 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章) 电路板系统的互连包括:芯片到电路板、PCB板内互连以及PCB与外部器件之间的三类互连。 在RF设计中,互连点处的电磁特性是工程设计面临的主要问题之一,本文介绍上述三类互连 设计的各种技巧,内容涉及器件安装方法、布线的隔离以及减少引线电感的措施等等。 目前有迹象表明,印刷电路板设计的频率越来越高。随着数据速率的不断增长,数据传送所 要求的带宽也促使信号频率上限达到1GHz,甚至更高。这种高频信号技术虽然远远超出毫米 波技术范围(30GHz),但的确也涉及RF和低端微波技术。 RF工程设计方法必须能够处理在较高频段处通常会产生的较强电磁场效应。这些电磁场能在 相邻信号线或PCB线上感生信号,导致令人讨厌的串扰(干扰及总噪声),并且会损害系统性 能。回损主要是由阻抗失配造成,对信号产生的影响如加性噪声和干扰产生的影响一样。 高回损有两种负面效应:1. 信号反射回信号源会增加系统噪声,使接收机更加难以将噪声和 信号区分开来;2. 任何反射信号基本上都会使信号质量降低,因为输入信号的形状出现了变 化。 尽管由于数字系统只处理1和0信号并具有非常好的容错性,但是高速脉冲上升时产生的谐波 会导致频率越高信号越弱。尽管前向纠错技术可以消除一些负面效应,但是系统的部分带宽 用于传输冗余数据,从而导致系统性能的降低。一个较好的解决方案是让RF效应有助于而非 有损于信号的完整性。建议数字系统最高频率处(通常是较差数据点)的回损总值为-25dB,相 当于VSWR为1.1。 PCB设计的目标是更小、更快和成本更低。对于RF PCB而言,高速信号有时会限制PCB设计的 小型化。目前,解决串扰问题的主要方法是进行接地层管理,在布线之间进行间隔和降低引 线电感(stud capacitance)。降低回损的主要方法是进行阻抗匹配。此方法包括对绝缘材料 的有效管理以及对有源信号线和地线进行隔离,尤其在状态发生跳变的信号线和地之间更要 进行间隔。 由于互连点是电路链上最为薄弱的环节,在RF设计中,互连点处的电磁性质是工程设计面临 的主要问题,要考察每个互连点并解决存在的问题。电路板系统的互连包括芯片到电路 板、PCB板内互连以及PCB与外部装置之间信号输入/输出等三类互连。 一、芯片到PCB板间的互连 Pentium IV以及包含大量输入/输出互连点的高速芯片已经面世。就芯片本身而言,其性能可 靠,并且处理速率已经能够达到1GHz。在最近GHz互连研讨会(www.az.ww .com)上,最令人激 动之处在于:处理I/O数量和频率不断增长问题的方法已经广为人知。芯片与PCB互连的最主 要问题是互连密度太高会导致PCB材料的基本结构成为限制互连密度增长的因素。会议上提出 了一个创新的解决方案,即采用芯片内部的本地无线发射器将数据传送到邻近的电路板上。 无论此方案是否有效,与会人员都非常清楚:就高频应用而言,IC设计技术已远远领先于PCB 设计技术。 二、PCB板内互连 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章) 进行高频PCB设计的技巧和方法如下: 1. 传输线拐角要采用45°角,以降低回损(图1); 2. 要采用绝缘常数值按层次严格受控的高性能绝缘电路板。这种方法有利于对绝缘材料与邻 近布线之间的电磁场进行有效管理。 3. 要完善有关高精度蚀刻的PCB设计规范。要考虑规定线宽总误差为+/-0.0007英寸、对布线 形状的下切(undercut)和横断面进行管理并指定布线侧壁电镀条件。对布线(导线)几何形状 和涂层表面进行总体管理,对解决与微波频率相关的趋肤效应问题及实现这些规范相当重 要。 4. 突出引线存在抽头电感,要避免使用有引线的组件。高频环境下,最好使用表面安装组 件。 5. 对信号过孔而言,要避免在敏感板上使用过孔加工(pth)工艺,因为该工艺会导致过孔处 产生引线电感。如一个20层板上的一个过孔用于连接1至3层时,引线电感可影响4到19层。 6. 要提供丰富的接地层。要采用模压孔将这些接地层连接起来防止3维电磁场对电路板的影 响。 7. 要选择非电解镀镍或浸镀金工艺,不要采用HASL法进行电镀。这种电镀表面能为高频电流 提供更好的趋肤效应(图2)。此外,这种高可焊涂层所需引线较少,有助于减少环境污染。 8. 阻焊层可防止焊锡膏的流动。但是,由于厚度不确定性和绝缘性能的未知性,整个板表面 都覆盖阻焊材料将会导致微带设计中的电磁能量的较大变化。一般采用焊坝(solder dam)来 作阻焊层。 如果你不熟悉这些方法,可向曾从事过军用微波电路板设计的经验丰富的设计工程师咨询。 你还可同他们讨论一下你所能承受的价格范围。例如,采用背面覆铜共面(copper-backed coplanar)微带设计比带状线设计更为经济,你可就此同他们进行讨论以便得到更好的建议。 优秀的工程师可能不习惯考虑成本问题,但是其建议也是相当有帮助的。现在要尽量对那些 不熟悉RF效应、缺乏处理RF效应经验的年轻工程师进行培养,这将会是一项长期工作。  此外,还可以采用其他解决方案,如改进计算机型,使之具备RF效应处理能力。 三、PCB与外部装置互连 现在可以认为我们解决了板上以及各个分立组件互连上的所有信号管理问题。那么怎么解决 从电路板到连接远端器件导线的信号输入/输出问题呢?同轴电缆技术的创新者Trompeter Electronics公司正致力于解决这个问题,并已经取得一些重要进展(图3)。 另外,看一下图 4中给出的电磁场。这种情况下,我们管理着微带到同轴电缆之间的转换。在同轴电缆中,地 线层是环形交织的,并且间隔均匀。在微带中,接地层在有源线之下。这就引入了某些边缘 效应,需在设计时了解、预测并加以考虑。当然,这种不匹配也会导致回损,必须最大程度 减小这种不匹配以避免产生噪音和信号干扰。 电路板内阻抗问题的管理并不是一个可以忽略的设计问题。阻抗从电路板表层开始,然后通 过一个焊点到接头,最后终结于同轴电缆处。由于阻抗随频率变化,频率越高,阻抗管理越 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章) 难。在宽带上采用更高频率来传输信号的问题看来是设计中面临的主要问题。 本文总结 PCB平台技术需要不断改进以达到集成电路设计人员的要求。PCB设计中高频信号的管理以及 PCB电路板上信号输入/输出的管理都需要不断的改进。无论以后会发生什么令人激动的创 新,我都认为带宽将会越来越高,而采用高频信号技术就是实现这种带宽不断增长的前提。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/018_5.HTM[2009-6-8 8:40:58] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之六 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 高速PCB设计指南之六 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 第一篇 混合信号电路板的设计准则 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 模拟电路的工作依赖连续变化的电流和电压。数字电路的工作依赖在接收端根据预先定义的 电压电平或门限对高电平或低电平的检测,它相当于判断逻辑状态的"真"或"假"。在数字电 路的高电平和低电平之间,存在"灰色"区域,在此区域数字电路有时表现出模拟效应,例如 当从低电平向高电平(状态)跳变时,如果数字信号跳变的速度足够快,则将产生过冲和回铃 反射现象。 对于现代板极设计来说,混合信号PCB的概念比较模糊,这是因为即使在纯粹的"数字"器件 中,仍然存在模拟电路和模拟效应。因此,在设计初期,为了可靠实现严格的时序分配,必 须对模拟效应进行仿真。实际上,除了通信产品必须具备无故障持续工作数年的可靠性之 电路板布局、布线和安装的抗ESD设计 外,大量生产的低成本/高性能消费类产品中特别需要对模拟效应进行仿真。 规则 现代混合信号PCB设计的另一个难点是不同数字逻辑的器件越来越多,比如 嵌入式开关电源的PCB设计 GTL、LVTTL、LVCMOS及LVDS逻辑,每种逻辑电路的逻辑门限和电压摆幅都不同,但是,这些 确保信号完整性的电路板设计准则 不同逻辑门限和电压摆幅的电路必须共同设计在一块PCB上。在此,通过透彻分析高密度、高 印刷布线图的基本设计方法和原则要求 性能、混合信号PCB的布局和布线设计,你可以掌握成功策略和技术。 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 一、混合信号电路布线基础  当数字和模拟电路在同一块板卡上共享相同的元件时,电路的布局及布线必须讲究方法。图1 所示的矩阵对混合信号PCB的设计规划有帮助。只有揭示数字和模拟电路的特性,才能在实际 布局和布线中达到要求的PCB设计目标。  图1:模拟和数字电路:混合信号设计的两个方面  在混合信号PCB设计中,对电源走线有特别的要求并且要求模拟噪声和数字电路噪声相互隔离 以避免噪声耦合,这样一来布局和布线的复杂性就增加了。对电源传输线的特殊需求以及隔 离模拟和数字电路之间噪声耦合的要求,使混合信号PCB的布局和布线的复杂性进一步增加。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_6.HTM[2009-6-8 8:40:59] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之六 高速PCB设计指南之八 如果将A/D转换器中模拟放大器的电源和A/D转换器的数字电源接在一起,则很有可能造成模 高速电子线路的信号完整性设计(一) 拟部分和数字部分电路的相互影响。或许,由于输入/输出连接器位置的缘故,布局方案必须 高速电子线路的信号完整性设计(二) 把数字和模拟电路的布线混合在一起。 在布局和布线之前,工程师要弄清楚布局和布线方案的基本弱点。即使存在虚假判断,大部 高速电子线路的信号完整性设计(三) 布线技巧 分工程师倾向利用布局和布线信息来识别潜在的电气影响。 编解码电路板设计指南 二、现代混合信号PCB的布局和布线  下面将通过OC48接口卡的设计来阐述混合信号PCB 布局和布线的技术。OC48代表光载波标准 48,基本上面向2.5Gb串行光通讯,它是现代通讯设备中高容量光通讯标准的一种。OC48接口 卡包含若干典型混合信号PCB的布局和布线问题,其布局和布线过程将指明解决混合信号PCB 布局方案的顺序和步骤。  图2:OC48接口卡的逻辑  如图2所示,OC48卡包含一个实现光信号和模拟电信号双向转换的光收发器。模拟信号输入或 输出数字信号处理器,DSP将这些模拟信号转换为数字逻辑电平,从而可与微处理器、可编程 门阵列以及在OC48卡上的DSP和微处理器的系统接口电路相连接。独立的锁相环、电源滤波器 和本地参考电压源也集成在一起。  其中,微处理器是一个多电源器件,主电源为2V,3.3V的I/O信号电源由板上其他数字器件共 享。独立数字时钟源为OC48 I/O、微处理器和系统I/O提供时钟。 经过检查不同功能电路块的布局和布线要求,初步建议采用12层板,如图3所示。微带和带状 线层的配置可以安全地减少邻近走线层的耦合并改善阻抗控制。第一层和第二层之间设置接 地层,将把敏感的模拟参考源、CPU核和PLL滤波器电源的布线与在第一层的微处理器和DSP器 件相隔离。电源和接地层总是成对出现的,与OC48卡上为共享3.3V电源层所做的一样。这样 将降低电源和地之间的阻抗,从而减少电源信号上的噪声。 要避免在邻近电源层的地方走数字时钟线和高频模拟信号线,否则,电源信号的噪声将耦合 到敏感的模拟信号之中。  要根据数字信号布线的需要,仔细考虑利用电源和模拟接地层的开口(split),特别是在混合 信号器件的输入和输出端。在邻近信号层穿过一开口走线会造成阻抗不连续和不良的传输线 回路。这些都会造成信号质量、时序和EMI问题。 有时增加若干接地层,或在一个器件下面为本地电源层或接地层使用若干外围层,就可以取 消开口并避免出现上述问题,在OC48接口卡上就采用了多个接地层。保持开口层和布线层位 置的层叠对称可以避免卡变形并简化制作过程。由于1盎司覆铜板耐大电流的能力强,3.3V电 源层和对应的接地层要采用1盎司覆铜板,其它层可以采用0.5盎司覆铜板,这样,可以降低 暂态高电流或尖峰期间引起的电压波动。 如果你从接地层往上设计一个复杂的系统,应采用0.093英寸和0.100英寸厚度的卡以支撑布 线层及接地隔离层。卡的厚度还必须根据过孔焊盘和孔的布线特征尺寸调整,以便使钻孔直 径与成品卡厚度的宽高比不超过制造商提供的金属化孔的宽高比。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_6.HTM[2009-6-8 8:40:59] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之六 如果要用最少的布线层数设计一个低成本、高产量的商业产品,则在布局或布线之前,要仔 细考虑混合信号PCB上所有特殊电源的布线细节。在开始布局和布线之前,要让目标制造商复 查初步的分层方案。基本上要根据成品的厚度、层数、铜的重量、阻抗(带容差)和最小的过 孔焊盘和孔的尺寸来分层,制造商应该书面提供分层建议。 建议中要包含所有受控阻抗带状线和微带线的配置实例。要将你对阻抗的预测与制造商对阻 抗的结合起来考虑,然后,利用这些阻抗预测可以验证用于开发CAD布线规则的仿真工具中的 信号布线特性。 三、OC48卡的布局  在光收发器和DSP之间的高速模拟信号对外部噪声非常敏感。同样,所有特殊电源和参考电压 电路也使该卡的模拟和数字电源传输电路之间产生大量的耦合。有时,受机壳形状的限制, 不得不设计高密度板卡。由于外部光缆接入卡的方位和光收发器部分元件尺寸较高,使收发 器在卡中的位置很大程度上被固定死。系统I/O连接器位置和信号分配也是固定的。这是布局 之前必须完成的基础工作(见图4)。  与大多数成功的高密度模拟布局和布线方案一样,布局要满足布线的要求,布局和布线的要 求必须互相兼顾。对一块混合信号PCB的模拟部分和2V工作电压的本地CPU内核,不推荐采 用"先布局后布线"的方法。对OC48卡来说,DSP模拟电路部分包含有模拟参考电压和模拟电源 旁路电容的部分应首先互动布线。完成布线后,具有模拟元件和布线的整个DSP要放到距离光 收发器足够近的地方,充分保证高速模拟差分信号到DSP的布线长度最短、弯曲和过孔最少。 差分布局和布线的对称性将减少共模噪声的影响。但是,在布线之前很难预测布局的最佳方 案(见图5)。  要向芯片分销商咨询PCB排板的设计指南。在按照指南设计之前,要与分销商的应用工程师充 分交流。许多芯片分销商对提供高质量的布板建议有严格的时间限制。有时,他们提供的解 决方案对于使用该器件的"一级客户"是可行的。在信号完整性(SI)设计领域,新器件的信号 完整性设计特别重要。根据分销商的基本指南并与封装中每条电源和接地引脚的特定要求相 结合,就可以开始对集成了DSP和微处理器的OC48卡布局布线。  高频模拟部分的位置和布线确定后,就可以按照框图中所示的分组方法放置其余的数字电 路。要注意仔细设计下列电路:对模拟信号灵敏度高的CPU中PLL电源滤波电路的位置;本地 CPU内核电压调整器;用于"数字"微处理器的参考电压电路。  数字布线的电气和制造准则规范此时才可以恰当地应用到设计之中。前述对高速数字总线和 时钟信号的信号完整性的设计,揭示出一些对处理器总线、平衡Ts及某些时钟信号布线的时 滞匹配的特殊布线拓扑要求。但是你或许不知道,也有人提出更新的建议,即增加若干端接 电阻。  在解决问题的过程中,布板阶段做一些调整是当然的事。但是,在开始布线之前,很重要的 一步是按照布局方案验证数字部分的时序。此时此刻,对板卡进行完整DFM/DFT布局复查将有 助于确保该卡满足客户的需要。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_6.HTM[2009-6-8 8:40:59] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之六 四、OC48卡的数字布线  对于数字器件电源线和混合信号DSP的数字部分,数字布线要从SMD出路图(escape patterns) 开始。要采用装配工艺允许的最短和最宽的印制线。对于高频器件来说,电源的印制线相当 于小电感,它将恶化电源噪声,使模拟和数字电路之间产生不期望的耦合。电源印制线越 长,电感越大。 采用数字旁路电容可以得到最佳的布局和布线方案。简言之,根据需要微调旁路电容的位 置,使之安装方便并分布在数字部件和混合信号器件数字部分的周围。要采用同样 quot;最 短和最宽的走线"方法对旁路电容出路图进行布线。 当电源分支要穿过连续的平面时(如OC48接口卡上的3.3V电源层),则电源引脚和旁路电容本 身不必共享相同的出口图,就可以得到最低的电感和ESR旁路。在OC48接口卡这样的混合信号 PCB上,要特别注意电源分支的布线。记住,要在整个卡上以矩阵排列的形式放置额外的旁路 电容,即使在无源器件附近也要放置 (见图6)。 电源出路图确定之后,就可以开始自动布线。OC48卡上的ATE测试触点要在逻辑设计时定义。 要确保ATE接触到100%的节点。为了以0.070英寸的最小ATE测试探头实现ATE测试,必须保留 引出过孔(breakout via)的位置,以保证电源层不会被过孔的反面焊盘(antipads)交叉所隔 断。 如果要采用一个电源和接地层开口(split)方案,应在平行于开口的邻近布线层上选择偏移层 (layer bias)。在邻近层上按该开口区域的周长定义禁止布线区,防止布线进入。如果布线 必须穿过开口区域到另一层,应确保与布线相邻的另一层为连续的接地层。这将减少反射路 径。让旁路电容跨过开口的电源层对一些数字信号的布板有好处,但不推荐在数字和模拟电 源层之间进行桥接,这是因为噪声会通过旁路电容互相耦合。  若干最新的自动布线应用程序能够对高密度多层数字电路进行布线。初步布线阶段要在SMD出 口中使用0.050英寸大尺寸过孔间距和考虑所使用的封装类型,后续布线阶段要容许过孔的位 置互相靠得比较近,这样所有工具都能实现最高的布通率和最低的过孔数。由于OC48处理器 总线采用一种改进的星形拓扑结构,在自动布线时其优先级最高(见图7)。 总结  OC48卡布板完成之后要进行信号完整性核查和时序仿真。仿真证明布线指导达到预期的要求 并改善了第二层总线的时序指标。最后进行设计规则检查、最终制造的复查、光罩和复查并 签发给制造者,则布板任务才正式结束  第二篇 分区设计 摘要:混合信号电路PCB的设计很复杂,元器件的布局、布线以及电源和地线的处理将直接影 响到电路性能和电磁兼容性能。本文介绍的地和电源的分区设计能优化混合信号电路的性 能。  如何降低数字信号和模拟信号间的相互干扰呢?在设计之前必须了解电磁兼容(EMC)的两个基 本原则:第一个原则是尽可能减小电流环路的面积;第二个原则是系统只采用一个参考面。 相反,如果系统存在两个参考面,就可能形成一个偶极天线(注:小型偶极天线的辐射大小与 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_6.HTM[2009-6-8 8:40:59] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之六 线的长度、流过的电流大小以及频率成正比);而如果信号不能通过尽可能小的环路返回,就 可能形成一个大的环状天线(注:小型环状天线的辐射大小与环路面积、流过环路的电流大小 以及频率的平方成正比)。在设计中要尽可能避免这两种情况。  有人建议将混合信号电路板上的数字地和模拟地分割开,这样能实现数字地和模拟地之间的 隔离。尽管这种方法可行,但是存在很多潜在的问题,在复杂的大型系统中问题尤其突出。 最关键的问题是不能跨越分割间隙布线,一旦跨越了分割间隙布线,电磁辐射和信号串扰都 会急剧增加。在PCB设计中最常见的问题就是信号线跨越分割地或电源而产生EMI问题。 如图1所示,我们采用上述分割方法,而且信号线跨越了两个地之间的间隙,信号电流的返回 路径是什么呢?假定被分割的两个地在某处连接在一起(通常情况下是在某个位置单点连 接),在这种情况下,地电流将会形成一个大的环路。流经大环路的高频电流会产生辐射和很 高的地电感,如果流过大环路的是低电平模拟电流,该电流很容易受到外部信号干扰。最糟 糕的是当把分割地在电源处连接在一起时,将形成一个非常大的电流环路。另外,模拟地和 数字地通过一个长导线连接在一起会构成偶极天线。 了解电流回流到地的路径和方式是优化混合信号电路板设计的关键。许多设计工程师仅仅考 虑信号电流从哪儿流过,而忽略了电流的具体路径。如果必须对地线层进行分割,而且必须 通过分割之间的间隙布线,可以先在被分割的地之间进行单点连接,形成两个地之间的连接 桥,然后通过该连接桥布线。这样,在每一个信号线的下方都能够提供一个直接的电流回流 路径,从而使形成的环路面积很小。 采用光隔离器件或变压器也能实现信号跨越分割间隙。对于前者,跨越分割间隙的是光信 号;在采用变压器的情况下,跨越分割间隙的是磁场。还有一种可行的办法是采用差分信 号:信号从一条线流入从另外一条信号线返回,这种情况下,不需要地作为回流路径。  要深入探讨数字信号对模拟信号的干扰必须先了解高频电流的特性。高频电流总是选择阻抗 最小(电感最低),直接位于信号下方的路径,因此返回电流会流过邻近的电路层,而无论这 个临近层是电源层还是地线层。 在实际工作中一般倾向于使用统一地,而将PCB分区为模拟部分和数字部分。模拟信号在电路 板所有层的模拟区内布线,而数字信号在数字电路区内布线。在这种情况下,数字信号返回 电流不会流入到模拟信号的地。 只有将数字信号布线在电路板的模拟部分之上或者将模拟信号布线在电路板的数字部分之上 时,才会出现数字信号对模拟信号的干扰。出现这种问题并不是因为没有分割地,真正的原 因是数字信号的布线不适当。 PCB设计采用统一地,通过数字电路和模拟电路分区以及合适的信号布线,通常可以解决一些 比较困难的布局布线问题,同时也不会产生因地分割带来的一些潜在的麻烦。在这种情况 下,元器件的布局和分区就成为决定设计优劣的关键。如果布局布线合理,数字地电流将限 制在电路板的数字部分,不会干扰模拟信号。对于这样的布线必须仔细地检查和核对,要保 证百分之百遵守布线规则。否则,一条信号线走线不当就会彻底破坏一个本来非常不错的电 路板。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_6.HTM[2009-6-8 8:40:59] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之六 在将A/D转换器的模拟地和数字地管脚连接在一起时,大多数的A/D转换器厂商会建议:将 AGND和DGND管脚通过最短的引线连接到同一个低阻抗的地上(注:因为大多数A/D转换器芯片 内部没有将模拟地和数字地连接在一起,必须通过外部管脚实现模拟和数字地的连接),任何 与DGND连接的外部阻抗都会通过寄生电容将更多的数字噪声耦合到IC内部的模拟电路上。按 照这个建议,需要把A/D转换器的AGND和DGND管脚都连接到模拟地上,但这种方法会产生诸如 数字信号去耦电容的接地端应该接到模拟地还是数字地的问题。 如果系统仅有一个A/D转换器,上面的问题就很容易解决。如图3中所示,将地分割开,在A/D 转换器下面把模拟地和数字地部分连接在一起。采取该方法时,必须保证两个地之间的连接 桥宽度与IC等宽,并且任何信号线都不能跨越分割间隙。 如果系统中A/D转换器较多,例如10个A/D转换器怎样连接呢?如果在每一个A/D转换器的下面 都将模拟地和数字地连接在一起,则产生多点相连,模拟地和数字地之间的隔离就毫无意 义。而如果不这样连接,就违反了厂商的要求。 最好的办法是开始时就用统一地。如图4所示,将统一的地分为模拟部分和数字部分。这样的 布局布线既满足了IC器件厂商对模拟地和数字地管脚低阻抗连接的要求,同时又不会形成环 路天线或偶极天线而产生EMC问题。 如果对混合信号PCB设计采用统一地的做法心存疑虑,可以采用地线层分割的方法对整个电路 板布局布线,在设计时注意尽量使电路板在后边实验时易于用间距小于1/2英寸的跳线或0欧 姆电阻将分割地连接在一起。注意分区和布线,确保在所有的层上没有数字信号线位于模拟 部分之上,也没有任何模拟信号线位于数字部分之上。而且,任何信号线都不能跨越地间隙 或是分割电源之间的间隙。要测试该电路板的功能和EMC性能,然后将两个地通过0欧姆电阻 或跳线连接在一起,重新测试该电路板的功能和EMC性能。比较测试结果,会发现几乎在所有 的情况下,统一地的方案在功能和EMC性能方面比分割地更优越。 在以下三种情况可以用到这种方法:一些医疗设备要求在与病人连接的电路和系统之间的漏 电流很低;一些工业过程控制设备的输出可能连接到噪声很大而且功率高的机电设备上;另 外一种情况就是在PCB的布局受到特定限制时。 在混合信号PCB板上通常有独立的数字和模拟电源,能够而且应该采用分割电源面。但是紧邻 电源层的信号线不能跨越电源之间的间隙,而所有跨越该间隙的信号线都必须位于紧邻大面 积地的电路层上。在有些情况下,将模拟电源以PCB连接线而不是一个面来设计可以避免电源 面的分割问题。 混合信号PCB设计是一个复杂的过程,设计过程要注意以下几点: 1.将PCB分区为独立的模拟部分和数字部分。 2.合适的元器件布局。 3.A/D转换器跨分区放置。 4.不要对地进行分割。在电路板的模拟部分和数字部分下面敷设统一地。 5.在电路板的所有层中,数字信号只能在电路板的数字部分布线。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_6.HTM[2009-6-8 8:40:59] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之六 6.在电路板的所有层中,模拟信号只能在电路板的模拟部分布线。 7.实现模拟和数字电源分割。 8.布线不能跨越分割电源面之间的间隙。 9.必须跨越分割电源之间间隙的信号线要位于紧邻大面积地的布线层上。 10.分析返回地电流实际流过的路径和方式。 11.采用正确的布线规则。 --------------------------------------------------------------------------- ----------------------------------------- 第六篇 RF产品设计过程中降低信号耦合的PCB布线技巧 一轮蓝牙设备、无绳电话和蜂窝电话需求高潮正促使中国电子工程师越来越关注RF电路设计 技巧。RF电路板的设计是最令设计工程师感到头疼的部分,如想一次获得成功,仔细规划和 注重细节是必须加以高度重视的两大关键设计规则。 射频(RF)电路板设计由于在理论上还有很多不确定性,因此常被形容为一种"黑色艺术",但 这个观点只有部分正确,RF电路板设计也有许多可以遵循的准则和不应该被忽视的法则。不 过,在实际设计时,真正实用的技巧是当这些准则和法则因各种设计约束而无法准确地实施 时如何对它们进行折衷处理。 当然,有许多重要的RF设计课题值得讨论,包括阻抗和阻抗匹配、绝缘层材料和层叠板以及 波长和驻波,不过,本文将集中探讨与RF电路板分区设计有关的各种问题。 今天的蜂窝电话设计以各种方式将所有的东西集成在一起,这对RF电路板设计来说很不利。 现在业界竞争非常激烈,人人都在找办法用最小的尺寸和最小的成本集成最多的功能。模 拟、数字和RF电路都紧密地挤在一起,用来隔开各自问题区域的空间非常小,而且考虑到成 本因素,电路板层数往往又减到最小。令人感到不可思议的是,多用途芯片可将多种功能集 成在一个非常小的裸片上,而且连接外界的引脚之间排列得又非常紧密,因此RF、IF、模拟 和数字信号非常靠近,但它们通常在电气上是不相干的。电源分配可能对设计者来说是一个 噩梦,为了延长电池寿命,电路的不同部分是根据需要而分时工作的,并由软件来控制转 换。这意味着你可能需要为你的蜂窝电话提供5到6种工作电源。 一、RF布局概念 在设计RF布局时,有几个总的原则必须优先加以满足: 尽可能地把高功率RF放大器(HPA)和低噪音放大器(LNA)隔离开来,简单地说,就是让高功率 RF发射电路远离低功率RF接收电路。如果你的PCB板上有很多物理空间,那么你可以很容易地 做到这一点,但通常元器件很多,PCB空间较小,因而这通常是不可能的。你可以把他们放在 PCB板的两面,或者让它们交替工作,而不是同时工作。高功率电路有时还可包括RF缓冲器和 压控制振荡器(VCO)。 确保PCB板上高功率区至少有一整块地,最好上面没有过孔,当然,铜皮越多越好。稍后,我 们将讨论如何根据需要打破这个设计原则,以及如何避免由此而可能引起的问题。  file:///D|/Backup/我的文档/pcb布线经验总结精华/018_6.HTM[2009-6-8 8:40:59] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之六 芯片和电源去耦同样也极为重要,稍后将讨论实现这个原则的几种方法。 RF输出通常需要远离RF输入,稍后我们将进行详细讨论。 敏感的模拟信号应该尽可能远离高速数字信号和RF信号。 二、如何进行分区? 设计分区可以分解为物理分区和电气分区。物理分区主要涉及元器件布局、朝向和屏蔽等问 题;电气分区可以继续分解为电源分配、RF走线、敏感电路和信号以及接地等的分区。 首先我们讨论物理分区问题。元器件布局是实现一个优秀RF设计的关键,最有效的技术是首 先固定位于RF路径上的元器件,并调整其朝向以将RF路径的长度减到最小,使输入远离输 出,并尽可能远地分离高功率电路和低功率电路。 最有效的电路板堆叠方法是将主接地面(主地)安排在表层下的第二层,并尽可能将RF线走在 表层上。将RF路径上的过孔尺寸减到最小不仅可以减少路径电感,而且还可以减少主地上的 虚焊点,并可减少RF能量泄漏到层叠板内其他区域的机会。 在物理空间上,像多级放大器这样的线性电路通常足以将多个RF区之间相互隔离开来,但是 双工器、混频器和中频放大器/混频器总是有多个RF/IF信号相互干扰,因此必须小心地将这 一影响减到最小。RF与IF走线应尽可能走十字交叉,并尽可能在它们之间隔一块地。正确的 RF路径对整块PCB板的性能而言非常重要,这也就是为什么元器件布局通常在蜂窝电话PCB板 设计中占大部分时间的原因。 在蜂窝电话PCB板上,通常可以将低噪音放大器电路放在PCB板的某一面,而高功率放大器放 在另一面,并最终通过双工器把它们在同一面上连接到RF端和基带处理器端的天线上。需要 一些技巧来确保直通过孔不会把RF能量从板的一面传递到另一面,常用的技术是在两面都使 用盲孔。可以通过将直通过孔安排在PCB板两面都不受RF干扰的区域来将直通过孔的不利影响 减到最小。 有时不太可能在多个电路块之间保证足够的隔离,在这种情况下就必须考虑采用金属屏蔽罩 将射频能量屏蔽在RF区域内,但金属屏蔽罩也存在问题,例如:自身成本和装配成本都很 贵; 外形不规则的金属屏蔽罩在制造时很难保证高精度,长方形或正方形金属屏蔽罩又使元器件 布局受到一些限制;金属屏蔽罩不利于元器件更换和故障定位;由于金属屏蔽罩必须焊在地 上,必须与元器件保持一个适当距离,因此需要占用宝贵的PCB板空间。 尽可能保证屏蔽罩的完整非常重要,进入金属屏蔽罩的数字信号线应该尽可能走内层,而且 最好走线层的下面一层PCB是地层。RF信号线可以从金属屏蔽罩底部的小缺口和地缺口处的布 线层上走出去,不过缺口处周围要尽可能地多布一些地,不同层上的地可通过多个过孔连在 一起。 尽管有以上的问题,但是金属屏蔽罩非常有效,而且常常还是隔离关键电路的唯一解决方 案。 此外,恰当和有效的芯片电源去耦也非常重要。许多集成了线性线路的RF芯片对电源的噪音 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_6.HTM[2009-6-8 8:40:59] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之六 非常敏感,通常每个芯片都需要采用高达四个电容和一个隔离电感来确保滤除所有的电源噪 音(见图1)。 最小电容值通常取决于其自谐振频率和低引脚电感,C4的值就是据此选择的。C3和C2的值由 于其自身引脚电感的关系而相对较大一些,从而RF去耦效果要差一些,不过它们较适合于滤 除较低频率的噪声信号。电感L1使RF信号无法从电源线耦合到芯片中。记住:所有的走线都 是一条潜在的既可接收也可发射RF信号的天线,另外将感应的射频信号与关键线路隔离开也 很必要。 这些去耦元件的物理位置通常也很关键,图2表示了一种典型的布局方法。这几个重要元件的 布局原则是:C4要尽可能靠近IC引脚并接地,C3必须最靠近C4,C2必须最靠近C3,而且IC引 脚与C4的连接走线要尽可能短,这几个元件的接地端(尤其是C4)通常应当通过下一地层与芯 片的接地引脚相连。将元件与地层相连的过孔应该尽可能靠近PCB板上元件焊盘,最好是使用 打在焊盘上的盲孔以将连接线电感减到最小,电感应该靠近C1。 一块集成电路或放大器常常带有一个开漏极输出,因此需要一个上拉电感来提供一个高阻抗 RF负载和一个低阻抗直流电源,同样的原则也适用于对这一电感端的电源进行去耦。有些芯 片需要多个电源才能工作,因此你可能需要两到三套电容和电感来分别对它们进行去耦处 理,如果该芯片周围没有足够空间的话,那么可能会遇到一些麻烦。 记住电感极少并行靠在一起,因为这将形成一个空芯变压器并相互感应产生干扰信号,因此 它们之间的距离至少要相当于其中一个器件的高度,或者成直角排列以将其互感减到最小。  电气分区原则大体上与物理分区相同,但还包含一些其它因素。现代蜂窝电话的某些部分采 用不同工作电压,并借助软件对其进行控制,以延长电池工作寿命。这意味着蜂窝电话需要 运行多种电源,而这给隔离带来了更多的问题。电源通常从连接器引入,并立即进行去耦处 理以滤除任何来自线路板外部的噪声,然后再经过一组开关或稳压器之后对其进行分配。 蜂窝电话里大多数电路的直流电流都相当小,因此走线宽度通常不是问题,不过,必须为高 功率放大器的电源单独走一条尽可能宽的大电流线,以将传输压降减到最低。为了避免太多 电流损耗,需要采用多个过孔来将电流从某一层传递到另一层。此外,如果不能在高功率放 大器的电源引脚端对它进行充分的去耦,那么高功率噪声将会辐射到整块板上,并带来各种 各样的问题。高功率放大器的接地相当关键,并经常需要为其设计一个金属屏蔽罩。  在大多数情况下,同样关键的是确保RF输出远离RF输入。这也适用于放大器、缓冲器和滤波 器。在最坏情况下,如果放大器和缓冲器的输出以适当的相位和振幅反馈到它们的输入端, 那么它们就有可能产生自激振荡。在最好情况下,它们将能在任何温度和电压条件下稳定地 工作。实际上,它们可能会变得不稳定,并将噪音和互调信号添加到RF信号上。 如果射频信号线不得不从滤波器的输入端绕回输出端,这可能会严重损害滤波器的带通特 性。为了使输入和输出得到良好的隔离,首先必须在滤波器周围布一圈地,其次滤波器下层 区域也要布一块地,并与围绕滤波器的主地连接起来。把需要穿过滤波器的信号线尽可能远 离滤波器引脚也是个好方法。此外,整块板上各个地方的接地都要十分小心,否则你可能会 在不知不觉之中引入一条你不希望发生的耦合通道。图3详细说明了这一接地办法。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_6.HTM[2009-6-8 8:40:59] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之六 有时可以选择走单端或平衡RF信号线,有关交叉干扰和EMC/EMI的原则在这里同样适用。平衡 RF信号线如果走线正确的话,可以减少噪声和交叉干扰,但是它们的阻抗通常比较高,而且 要保持一个合理的线宽以得到一个匹配信号源、走线和负载的阻抗,实际布线可能会有一些 困难。 缓冲器可以用来提高隔离效果,因为它可把同一个信号分为两个部分,并用于驱动不同的电 路,特别是本振可能需要缓冲器来驱动多个混频器。当混频器在RF频率处到达共模隔离状态 时,它将无法正常工作。缓冲器可以很好地隔离不同频率处的阻抗变化,从而电路之间不会 相互干扰。 缓冲器对设计的帮助很大,它们可以紧跟在需要被驱动电路的后面,从而使高功率输出走线 非常短,由于缓冲器的输入信号电平比较低,因此它们不易对板上的其它电路造成干扰。  还有许多非常敏感的信号和控制线需要特别注意,但它们超出了本文探讨的范围,因此本文 仅略作论述,不再进行详细说明。 压控振荡器(VCO)可将变化的电压转换为变化的频率,这一特性被用于高速频道切换,但它们 同样也将控制电压上的微量噪声转换为微小的频率变化,而这就给RF信号增加了噪声。总的 来说,在这一级以后你再也没有办法从RF输出信号中将噪声去掉。那么困难在哪里呢?首 先,控制线的期望频宽范围可能从DC直到2MHz,而通过滤波来去掉这么宽频带的噪声几乎是 不可能的;其次,VCO控制线通常是一个控制频率的反馈回路的一部分,它在很多地方都有可 能引入噪声,因此必须非常小心处理VCO控制线。 要确保RF走线下层的地是实心的,而且所有的元器件都牢固地连到主地上,并与其它可能带 来噪声的走线隔离开来。此外,要确保VCO的电源已得到充分去耦,由于VCO的RF输出往往是 一个相对较高的电平,VCO输出信号很容易干扰其它电路,因此必须对VCO加以特别注意。事 实上,VCO往往布放在RF区域的末端,有时它还需要一个金属屏蔽罩。 谐振电路(一个用于发射机,另一个用于接收机)与VCO有关,但也有它自己的特点。简单地 讲,谐振电路是一个带有容性二极管的并行谐振电路,它有助于设置VCO工作频率和将语音或 数据调制到RF信号上。 所有VCO的设计原则同样适用于谐振电路。由于谐振电路含有数量相当多的元器件、板上分布 区域较宽以及通常运行在一个很高的RF频率下,因此谐振电路通常对噪声非常敏感。信号通 常排列在芯片的相邻脚上,但这些信号引脚又需要与相对较大的电感和电容配合才能工作, 这反过来要求这些电感和电容的位置必须靠得很近,并连回到一个对噪声很敏感的控制环路 上。要做到这点是不容易的。 自动增益控制(AGC)放大器同样是一个容易出问题的地方,不管是发射还是接收电路都会有 AGC放大器。AGC放大器通常能有效地滤掉噪声,不过由于蜂窝电话具备处理发射和接收信号 强度快速变化的能力,因此要求AGC电路有一个相当宽的带宽,而这使某些关键电路上的AGC 放大器很容易引入噪声。 设计AGC线路必须遵守良好的模拟电路设计技术,而这跟很短的运放输入引脚和很短的反馈路 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_6.HTM[2009-6-8 8:40:59] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之六 径有关,这两处都必须远离RF、IF或高速数字信号走线。同样,良好的接地也必不可少,而 且芯片的电源必须得到良好的去耦。如果必须要在输入或输出端走一根长线,那么最好是在 输出端,通常输出端的阻抗要低得多,而且也不容易感应噪声。通常信号电平越高,就越容 易把噪声引入到其它电路。 在所有PCB设计中,尽可能将数字电路远离模拟电路是一条总的原则,它同样也适用于RF PCB 设计。公共模拟地和用于屏蔽和隔开信号线的地通常是同等重要的,问题在于如果没有预见 和事先仔细的计划,每次你能在这方面所做的事都很少。因此在设计早期阶段,仔细的计 划、考虑周全的元器件布局和彻底的布局评估都非常重要,由于疏忽而引起的设计更改将可 能导致一个即将完成的设计又必须推倒重来。这一因疏忽而导致的严重后果,无论如何对你 的个人事业发展来说不是一件好事。  同样应使RF线路远离模拟线路和一些很关键的数字信号,所有的RF走线、焊盘和元件周围应 尽可能多填接地铜皮,并尽可能与主地相连。类似面包板的微型过孔构造板在RF线路开发阶 段很有用,如果你选用了构造板,那么你毋须花费任何开销就可随意使用很多过孔,否则在 普通PCB板上钻孔将会增加开发成本,而这在大批量生产时会增加成本。 如果RF走线必须穿过信号线,那么尽量在它们之间沿着RF走线布一层与主地相连的地。如果 不可能的话,一定要保证它们是十字交叉的,这可将容性耦合减到最小,同时尽可能在每根 RF走线周围多布一些地,并把它们连到主地。此外,将并行RF走线之间的距离减到最小可以 将感性耦合减到最小。 一个实心的整块接地面直接放在表层下第一层时,隔离效果最好,尽管小心一点设计时其它 的做法也管用。我曾试过把接地面分成几块来隔离模拟、数字和RF线路,但我从未对结果感 到满意过,因为最终总是有一些高速信号线要穿过这些分开的地,这不是一件好事。 在PCB板的每一层,应布上尽可能多的地,并把它们连到主地面。尽可能把走线靠在一起以增 加内部信号层和电源分配层的地块数量,并适当调整走线以便你能将地连接过孔布置到表层 上的隔离地块。应当避免在PCB各层上生成游离地,因为它们会像一个小天线那样拾取或注入 噪音。在大多数情况下,如果你不能把它们连到主地,那么你最好把它们去掉。 本文小结 在拿到一张工程更改单(ECO)时,要冷静,不要轻易消除你所有辛辛苦苦才完成的工作。一张 ECO很轻易使你的工作陷入混乱,不管需要做的修改是多么的微小。当你必须在某个时间段里 完成一份工作时,你很容易就会忘记一些关键的东西,更不用说要作出更改了。 不论是不是"黑色艺术",遵守一些基本的RF设计规则和留意一些优秀的设计实例将可帮助你 完成RF设计工作。成功的RF设计必须仔细注意整个设计过程中每个步骤及每个细节才有可能 实现,这意味着必须在设计开始阶段就要进行彻底的、仔细的规划,并对每个设计步骤的工 作进展进行全面持续地评估。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/018_6.HTM[2009-6-8 8:40:59] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 高速PCB设计指南之七 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 第一篇 PCB基本概念 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 1、"层(Layer) "的概念  与字处理或其它许多软件中为实现图、文、色彩等的嵌套与合成而引入的"层"的概念有所 同,Protel的"层"不是虚拟的,而是印刷板材料本身实实在在的各铜箔层。现今,由于电子 线路的元件密集安装。防干扰和布线等特殊要求,一些较新的电子产品中所用的印刷板不仅 有上下两面供走线,在板的中间还设有能被特殊加工的夹层铜箔,例如,现在的计算机主板 所用的印板材料多在4层以上。这些层因加工相对较难而大多用于设置走线较为简单的电源布 线层(如软件中的Ground Dever和Power Dever),并常用大面积填充的办法来布线(如软件 中的ExternaI P1a11e和Fill)。上下位置的表面层与中间各层需要连通的地方用软件中提到 电路板布局、布线和安装的抗ESD设计 的所谓"过孔(Via)"来沟通。有了以上解释,就不难理解"多层焊盘"和"布线层设置"的有关 规则 概念了。举个简单的例子,不少人布线完成,到打印出来时方才发现很多连线的终端都没有 嵌入式开关电源的PCB设计 焊盘,其实这是自己添加器件库时忽略了"层"的概念,没把自己绘制封装的焊盘特性定义 确保信号完整性的电路板设计准则 为"多层(Mulii一Layer)的缘故。要提醒的是,一旦选定了所用印板的层数,务必关闭那些 印刷布线图的基本设计方法和原则要求 未被使用的层,免得惹事生非走弯路。 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 2、过孔(Via)  为连通各层之间的线路,在各层需要连通的导线的文汇处钻上一个公共孔,这就是过孔。工 艺上在过孔的孔壁圆柱面上用化学沉积的方法镀上一层金属,用以连通中间各层需要连通的 铜箔,而过孔的上下两面做成普通的焊盘形状,可直接与上下两面的线路相通,也可不连。 一般而言,设计线路时对过孔的处理有以下原则:  (1) 尽量少用过孔,一旦选用了过孔,务必处理好它与周边各实体的间隙,特别是容易被 忽视的中间各层与过孔不相连的线与过孔的间隙,如果是自动布线,可在"过孔数量最小化" ( Via Minimiz8tion)子菜单里选择"on"项来自动解决。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 高速PCB设计指南之八 (2) 需要的载流量越大,所需的过孔尺寸越大,如电源层和地层与其它层联接所用的过孔 高速电子线路的信号完整性设计(一) 就要大一些。 高速电子线路的信号完整性设计(二) 3、丝印层(Overlay)  高速电子线路的信号完整性设计(三) 为方便电路的安装和维修等,在印刷板的上下两表面印刷上所需要的标志图案和文字代号 布线技巧 等,例如元件标号和标称值、元件外廓形状和厂家标志、生产日期等等。不少初学者设计丝 编解码电路板设计指南 印层的有关内容时,只注意文字符号放置得整齐美观,忽略了实际制出的PCB效果。他们设计 的印板上,字符不是被元件挡住就是侵入了助焊区域被抹赊,还有的把元件标号打在相邻元 件上,如此种种的设计都将会给装配和维修带来很大不便。正确的丝印层字符布置原则 是:"不出歧义,见缝插针,美观大 quot;。 4、SMD的特殊性  Protel封装库内有大量SMD封装,即表面焊装器件。这类器件除体积小巧之外的最大特点是单 面分布元引脚孔。因此,选用这类器件要定义好器件所在面,以免"丢失引脚(Missing Plns)"。另外,这类元件的有关文字标注只能随元件所在面放置。 5、网格状填充区(External Plane )和填充区(Fill)  正如两者的名字那样,网络状填充区是把大面积的铜箔处理成网状的,填充区仅是完整保留 铜箔。初学者设计过程中在计算机上往往看不到二者的区别,实质上,只要你把图面放大后 就一目了然了。正是由于平常不容易看出二者的区别,所以使用时更不注意对二者的区分, 要强调的是,前者在电路特性上有较强的抑制高频干扰的作用,适用于需做大面积填充的地 方,特别是把某些区域当做屏蔽区、分割区或大电流的电源线时尤为合适。后者多用于一般 的线端部或转折区等需要小面积填充的地方。 6、焊盘( Pad) 焊盘是PCB设计中最常接触也是最重要的概念,但初学者却容易忽视它的选择和修正,在设计 中千篇一律地使用圆形焊盘。选择元件的焊盘类型要综合考虑该元件的形状、大小、布置形 式、振动和受热情况、受力方向等因素。Protel在封装库中给出了一系列不同大小和形状的 焊盘,如圆、方、八角、圆方和定位用焊盘等,但有时这还不够用,需要自己编辑。例如, 对发热且受力较大、电流较大的焊盘,可自行设计 quot;泪滴状",在大家熟悉的彩电PCB的 行输出变压器引脚焊盘的设计中,不少厂家正是采用的这种形式。一般而言,自行编辑焊盘 时除了以上所讲的以外,还要考虑以下原则: (1)形状上长短不一致时要考虑连线宽度与焊盘特定边长的大小差异不能过大; (2)需要在元件引角之间走线时选用长短不对称的焊盘往往事半功倍; (3)各元件焊盘孔的大小要按元件引脚粗细分别编辑确定,原则是孔的尺寸比引脚直径大 0.2- 0.4毫米。 7、各类膜(Mask)  这些膜不仅是PcB制作工艺过程中必不可少的,而且更是元件焊装的必要条件。按"膜"所处的 位置及其作用,"膜"可分为元件面(或焊接面)助焊膜(TOp or Bottom 和元件面(或焊接 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 面)阻焊膜(TOp or BottomPaste Mask)两类。 顾名思义,助焊膜是涂于焊盘上,提高可 焊性能的一层膜,也就是在绿色板子上比焊盘略大的各浅色圆斑。阻焊膜的情况正好相反, 为了使制成的板子适应波峰焊等焊接形式,要求板子上非焊盘处的铜箔不能粘锡,因此在焊 盘以外的各部位都要涂覆一层涂料,用于阻止这些部位上锡。可见,这两种膜是一种互补关 系。由此讨论,就不难确定菜单中 类似"solder Mask En1argement"等项目的设置了。 8、飞线,飞线有两重含义:  (1)自动布线时供观察用的类似橡皮筋的网络连线,在通过网络表调入元件并做了初步布局 后,用"Show 命令就可以看到该布局下的网络连线的交叉状况,不断调整元件的位置使这种 交叉最少,以获得最大的自动布线的布通率。这一步很重要,可以说是磨刀不误砍柴功,多 花些时间,值! 另外,自动布线结束,还有哪些网络尚未布通,也可通过该功能来查找。找出未布通网络之 后,可用手工补偿,实在补偿不了就要用到"飞线"的第二层含义,就是在将来的印板上用导 线连通这些网络。要交待的是,如果该电路板是大批量自动线生产,可将这种飞线视为0欧阻 值、具有统一焊盘间距的电阻元 件来进行设计. 第二篇 避免混合讯号系统的设计陷阱 内容:要想成功的运用现在的SOC,板级和系统级设计师必须了解如何最好地放置元件,布置 走线,以及利用保护元件。 它们被称为数码式蜂窝电话,但其中所包含的模拟功能,比较起所谓的模拟蜂窝电话之前度 品种还要多。事实上,需要处理连续状态值(例如语音,影像,温度,压力等)的任何系 统,都会有它的模拟功能,那怕是在其名字里出现数码式这个词语。今天的多媒体PC也毫无 例外,它们有着语音和影像的输入和输出,对发热的中央处理机进行迫切的温度监示,以及 高性能调制解调器,这些系统同样地,其混合讯号功能清单上的项目也愈来愈多。 两种系统的趋势对於进行混合设计的人们来说,又带来了新的挑战。便携式通讯和运算器件 的体积重量不断减少,但又不断地推高功能。而桌面系统又不断提高中央处理机能力和通讯 周边的速度。肯定的是,在设计现代的数码电路板同时又要避免振铃、噪声引致的差错,和 地电位跳动等问题,实在相当困难的。但是,当你添加那些易受噪声影响的模拟讯号线路逼 近於方波激励的数码式数据线路,问题更为严重。  在芯片级,现时的SOC(芯片上的系统)需要有逻辑电路、模拟电路,以及热动力学设计方面 的专才。要成功地使用这些IC,板级和系统级设计师需要了解如何最好地放置元件,布置走 线,以及利用保护元件。 本文讲述的是现时混合讯号系统设计中的常见陷阱,并提供一些指引以清除或移开它们。不 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 过,在探讨特定问题和作出提议之前,先详细看看系统设计的两种潮流-小型化和高速化-如 何影响这些问题,会有很大的帮助。 1、 "小型化"的趋势 拿1999年的蜂窝电话与五年前的产品作个比较,芯片数目少得很多,重量和体积大幅减少, 电池寿命大幅延长。在这个进程中,主要因素是混合讯号IC解决方案中有很大进展。不过, 随着芯片几何尺寸的缩减,电路板上布线的间距趋近,物理学的规律开始呈现出来。 并行的走线愈来愈接近产生了愈来愈大寄生电容耦合,而这简直是和距离平方成反比关系的 结果,以前只有少数几根走线的空间,现在纳入了许多走线,结果,甚至是不相邻的走线之 间的电容性耦合也会构成问题。 蜂窝电话,由其性质所决定,是被人拿着使用的设备。在低温度的日子里,你正在地毯上走 来走去,然後拿起蜂窝电话,接 quot;啪"-这就会把一个高电压,静电放电(ESD)脉冲传 到这个设备那里。如果没有适当的ESD保护,一个或多个IC有可能受到损坏。不过,增添外部 元件来保护ESD的破坏又会与小型化趋势相违背。 另一个问题是能源管理,蜂窝电话用户希望电池的两次充电之间隔愈长愈好。这意味着DC- 至-DC转换器必须是很高效率的。开关技术是它的答案,但在此情况下,转换器也成了它自己 的潜在噪声源。所以必须小心选择、放置转换器,也要小心进行互连。还有,由於体积是不 可忽视的因素,应该选择可以采用物理尺寸最小的无源元件的那种部件。如果采用线性稳压 器的话,应该挑选超低压差式的,可让输出维持於最小电池电压。这就能让电池不再提供足 够电能之前尽行地放电。 2、 "高速化"趋势 将1999年中档PC的规格与五年前的相比较,它的中央处理机速度提高了大约一个数量级,而 由CPU消耗的电流也提高了约一个数量级。当你将高速度和大电流结合一起,V=L(di/dt)关 系式中的"di/dt"部份大幅地提高。事实上,电路板中半寸长的地线可能会感应起超过1伏特 的电压於其上。对於转换器来说,地电位参考线会感应电压的话,可能导致运作停止。  为要达致这些更高的速度,IC在设计和制造上都采用深度次微米尺寸(例如0.35μm)。这虽 然缩减了几何尺寸而得到快得多的性能,但也会令这些器件更容易招致锁上(latch-up)及 由瞬变引起的损害。而且,这些器件也要求更紧逼的能源管理以符合愈来愈严格的允许电压 范围。 现时的10/100Ethernet网络介面卡(NIC)就是良好的例子,原来的10Base-T芯片是大尺寸 的CMOS器件,对於过电压损坏相对地是不那麽敏感的。然而,新型的芯片采用了0.35μm的线 宽,对於锁上以及因瞬变而失效非常敏感-因电能引致和雷电引致的瞬变。 现代的服务器,具有SMP(对称多处理能力)的体系结构,以及CPU以500MHz或以上的频率来 运作,就是能源分布挑战方面的好例子。你不可以简单地建造一个5V电源并把布线引到相应 的总线。以500MHz上限达20A或30A的电流开关,它要求於每个使用点(point-of-use)实际 上有独立的转换器,还加上一个更大的一级电压源对这些转换器的全部进行供电。 趋势要求具有热交换(hotswap)的能力,意味着你要能做到在现用系统里插入或除下电路 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 板。这样做也是预告会有瞬变产生的。如此一来,无论插入的板抑或主板都必须有适当的保 护作用。 无论小型化或高速化的趋势都有其独特的问题。例如,大电流能源分布对於小型、便携、手 持式设备来说,就不是个大问题。而对於桌面电脑和服务器来说,延长的电池寿命也不会成 为问题。不过,锁上和瞬变引致的损坏,在上述两方面都成为问题。 3、锁上和瞬变 对深度次微米IC从线宽的瞬变恶化了关於过电压状态的敏感性,意味着你要聪明一点,对这 些器件进行保护,但同时又不要影响它们的性能。 在一个保护输入里,任何保护元件於正常运作下都必须呈现为一个高阻抗电路。它必须加载 尽可能小的电容负荷,例如,假定它是对正常输入讯号加入小小效应的话。不过,在过电压 的一瞬间,那同一个器件必须成为该瞬变电能的主要通路,将它从受保护器件的输入中引 开。还有,保护器件的承受电压应该高於它保护的引脚上的最大允许电压。同理,它的箝位 电压要足够低,以防止受保护器件的损坏,这是由於在瞬变情况下,输入上的电压会是保护 器件的箝位电压。  以前,瞬变电压抑制(TVS)二极管在印刷电路板上有效地将瞬变箝位。传统的(TVS)二极 管是固态PN结器件,低至5V的电压也工作得很好。它们有快速的响应时间,低的箝位电压, 高的电流浪涌能力-全都是所希望的特性。不过,传统TVS二极管的问题是低於5V以下会抬起 它的头。在这里,它们所采用的雪崩技术是个障碍。要在5V以下达致Stand-off电压,要采用 高度的掺杂(在1018/cm-3或以上)。这反过来,又会引致更高的电容和漏电电流,两者都会 损害高性能的。传统的TVS二极管具有电压相关的电容,随电压减少而增加。例如,在5V下, 典型的ESD保护二极管会有400pF的结电容。我们可以想像一下,这样的电容性负载加於 100Base-TEthernet发射器或接收器的输入节点,或加於通用串行总线(USB)输入,会有甚 麽问题。而且,这些正正是最需要进行瞬变保护的那些电路类型。 低於5V电压的情况下,传统的TVS二极管并非真正的选项。但这也不是说你再无可选择的了。 由加州伯克莱大学和Semtech公司(加州NewburyPark市)共同开发的一种新技术,提供了一 直低至2.8V工作电压的瞬变和ESD保护。你可以在一系列的TVS器件中去选定一种,具有合适 的电容,stand-off电压,和箝位电压来符合自己系统的要求。之後,还要考虑应把该器件放 在板上的甚麽地方,如何给电路板布线等问题。 在保护通路中的寄生电感会引起高电压的过冲及令IC损坏。在快速上升时间瞬变的情况尤 甚,例如ESD。由ESD感应起的瞬变,据IEC1000-4-2的定义,会在不到1纳秒(ns)内到达它 的峰值。以走线电感20nH/寸来计算,4份1寸走线自10A脉冲会引起50V的过冲。 你必须考虑所有可能的感应通路,包括地线返回通路,在TVS和保护线路之间的通路,以及由 连接器至TVS器件的通路。而且,TVS器件应该尽可能地靠近连接器放置,以便将瞬变耦合到 靠近的其他走线。 一块10/100Ethernet板是需要进行瞬变保护的子系统。在Ethernet交换器和路由器中所用的 器件是暴露在高能量,雷电感应瞬变之下的。而所用的深度次微米IC在设计上对过电压锁上 又是极度敏感的。在典型系统里,每个端口所用的双绞线对介面由两个不同的讯号对所组成- file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 一对用於发射器,另一对用於接收器。发射器输入通常是最容易受到损坏的,在一个线路对 中会出现有差异的致命性放电,并且透过变压器以电容性地耦合到EthernetIC。 有一种情况是,讯号频率很高(100Mbit/s)而供电电压又低(典型是3.3V),保护器件必须 有很低的容性负载,而其stand-off电压远低於5V。还有另一种情况,其中在保护通路中的寄 生电感可以导致很大的电压过冲。为使效率提到最高,电路板的布线应该是,保护器和受保 护线路之间的通路必须减至最低,而在RJ45连接器和保护器之间的通路长度也减至最低。 4、热交换/即插即用 愈来愈多的系统其设计是,在系统仍然加电期间,允许插板或插头随时插入和拔除。那些插 板或插头会插入到或拔除自带有讯号,电源线和地线的插座,而且有很高机会产生瞬变。此 外,该系统还能够动态地调整其电源,以适应突然增加或减少的电流负载。  蜂窝电话或其他可携电子设备会无心地带电期间插入到或拔除自充电的系统。这同样也会产 生瞬变。在这里,除了瞬变保护之外,还需要有能源管理以适应突然增加或减少的电流负 载。 USB介面的设计,是给桌面系统与周边设备之间,提高一种高速的串行介接能力。还有,UB介 面有一根电压供电线,可用来给连接着的周边设备供电。如果没有负载插入到USB插座里,它 就是个开路的插座。由人体静电对该插座感应的ESD脉冲放电,会导通至电路板上,并会轻易 地损坏USB控制器。 你必须确保这种高速总线里,无论数据线抑或电源线都采取了保护。并且,尽管能源管理已 被写入到USB的规格中,但ESD的保护却还没有。 TVS器件可以用来提供适当的ESD保护。元件的放置和通路的长度仍然是重要的设计问题。同 样的排布指南应该仔细参详。务令TVS和受保护线之间的通路变短,并且务令TVS器件尽可能 靠近端口连接器。 按照USB规格的需要,应该采用固体电路能源分发开关器进行能源管理。在PC主机中,它们提 供短路电流保护和差错报告给控制器IC。在USB周边设备中,它们用来进行端口切换,差错报 告和供电电压斜降控制。 5、 能源分配 如果将PC的电流量变化与10年前的相比,增幅之大实在令人惊诧。再加上时钟频率的大幅增 加,使得PC和服务器处於极高的di/dt环境之下。例如,若L为2.5μH及C等於4×1500μF,在 负载上的瞬变其数量级为200mV峰对峰值,恢复时间50微秒。使问题更复杂的还有令CPU进入 睡眠之类的模式,然後迅速地唤醒起来,所产生的瞬变是每微秒20至30A的范围,因而变成为 能源管理上的头痛问题。 从转换器观点来看,di/dt的值左右了对输出电容的选择,更特定地是电容的等效串联电阻 (ESR)和等效串联电感(ESL)。低频运作的转换器需要用大的电容量来存储两个工作周期 之间的电荷,这就要采用电解电容。这些电解电容虽然有很大的电容量,但随之而来也有大 的ESR和ESL,两者都有违设计者心意的。此外,电解电容体积很大,不适合於表面安装技术 和紧凑的封装。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 有一种代替的办法可以降低ESR和ESL的值,简化生产过程,减少实际体积。方法是采用稍高 频率的转换器,你就可以选择陶瓷电容来代替电解电容,并且得到上述的优点。同时,藉着 采用多相转换器的方案,你更可将负载需求分担开来,每个转换器只需较少的输入电容,同 时又能提供相同总量的电流能力。它的另一个优点是降低了输入纹波电流。在单相转换方案 中,输入纹波电流等於输出的纹波电流之半。由此,对20A系统而言,其输入纹波电流是 10A。但是,对於四相转换器方案,例如说,就会在这四个转换器中平分这种输出电流。现在 每个供电为5A,而它们的输入纹波电流为2A。这就可以采用更小型,更便宜的输入电容器。 DellComputers公司(德州RoundRock市)替它的高速电脑和服务器系列开发了一种分立式, 多相脉宽调制(PWM)控制器和反向DC-to-DC转换器。其设计是要符合Intel公司的高级 PentiumCPU之紧迫电能/能源管理的要求。该电路自此已由Semtech公司应Dell的要求加以集 成起来。采取了多相控制器和转换器的方案之後,你就要特别注意电路板的布线问题。高频 下的大电流开关会影响地平面有电压的差异。 电路的大电流部份应该先行布线,你应该采用地平面(groundplate),或应该引入隔离或半 隔离地平面区域,限制地电流进入特定区域。由输入电容器和高端及低端驱动器输出FET形成 的回路包含了全部大电流,快速瞬变开关。连接上应宽即宽及应短则短,以减少回路电感。 这样做就会降低电磁干扰(EMI),降低地注入的电流,并将源振铃减至最小以得到更可靠的 门电路开关讯号。 在上述两个FET接合点与输出电感器之间的连接,应该是宽的径迹,同时尽可能地短。输出电 容器应该尽可能靠近负载放置。快速瞬变负载电流是由这个电容器提供的,所以,连接线应 该既宽且短,以便把电感和电阻减至最小。 控制器最好置於宁静地平面区域内,避免输入电容器和FET回路中的脉冲电流流入这个区域。 高低端地电位参考引脚应该返回到极接近控制放大器封装的地那里。小讯号模拟地和数码地 应该连接到其中一个输出电容器的地端。决不可以返回到在输入电容/FET回路内部的地。电 流感测电阻回路应该保持尽可能的短。 6、 聪明地工作 虽然上面的例子说明了一些方法,可预知和避免混合讯号系统的某些陷阱,但这决不是巨细 无遗的。每个系统都有其自己的挑战事项,而每个设计师都有其独特的障碍要跳越。无论对 付的是更困难的保护,或更严格的能源管理,选择恰当的元件是首先进行的事情。在挑战转 换器,转换器控制器和TVS保护器件方面,有很广泛的选择范围。把它们放置於电路板上的正 确地方就会显出能源管理和保护方面有效与否的差别。深思熟虑的布线和地平面的配置则是 第叁方面的关键问题。 用於低压电路的TVS 电压低於5V时,传统的PN结型TVS实际上完全不起作用。不过,有一种增强式穿通二极管 (EPD),由加州柏克莱大学和Semtech公司研制出来。 和雪崩式TVS二极管传统的PN结构不同,这种EPD器件采用了更复杂的n+p+p-n+四层结构。它 在p+和P-层采用轻掺杂,防止反向偏置的n+p+结会进入雪崩状态。 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 选择npn结构而不是pnp结构,是因为它有更高的电子迁移率和改进的箝位特性。藉着小心架 构制造P-基区,结果得到的器件於2.8V至3.3V电压范围内,取得了出色的漏电,箝位和电容 特性。 7、饱胃口极大的Pentium Intel的PentiumⅡ规格里,要求在500ns内电流由5A增高至20A,转换率为每微秒30A。而 SemteckSC1144多相PWM控制器的能力还胜於任务所要求的。它提供了对多达四个反向DC-to- DC转换器的控制,得到所需的速度和精度。内建的5位元DAC可让输出电压作编程输出,由1.8 至2.05V按50mV增量进行,由20至3.5V按100mV增量进行。 这种多相技术产生了由90度相移分开的四个精确输出电压。然後,这四个经数码式相移的输 出一起求和,以得到所需的输出电压和电流容量。 以每个转换器工作於2MHz来看,设计师可以采用陶瓷电容而非电解电容,并且得到体积小, 可表面安装,以及更低的ESR和ESL的好处。 第三篇 信号隔离技术 信号隔离使数字或模拟信号在发送时不存在穿越发送和接收端之间屏障的电流连接。这允许 发送和接收端外的地或基准电平之差值可以高达几千伏,并且防止了可能损害信号的不同地 电位之间的环路电流。信号地的噪声可使信号受损。隔离可将信号分离到一个干净的信号子 系统地。在另一种应用中,基准电平之间的电连接可产生一个对于操作人员或病人不安全的 电流通路。信号的性质可以为电路设计人员指明系统可考虑的那些正确的IC。 第一类隔离器件依赖于无发送器和接收器来跨越隔离屏障。这种器件曾用于数字信号,但线 性化问题迫使模拟信号隔离采用变压器,用调制载波使模拟信号跨越这个屏障。变压器怎么 说总是难弄的,而且通常不可能制成IC,所以想出了用电容器电路来耦合调制信号以跨越屏 障。作用在隔离屏障上的高转换率瞬态电压可做为单电容屏障器件的信号,所以已开发出双 电容差分电路以使误差最小。现在电容屏障技术已应用在数字和模拟隔离器件中。 1、隔离串行数据流 隔离数字信号有很大选择范围。假若数据流是位串行的,则选择方案范围从简单光耦合器到 隔离收发器IC。主要设计考虑包括: ·所需的数据速率 ·系统隔离端的电源要求 ·数据通道是否必须为双向 基于LED的光耦合器是用于隔离设计问题的第一种技术。现在有几件基于LED IC可用,其数据 速率为10Mbps及以上。一个重要的设计考虑是LED光输出随时间减小。所以在早期必须为LED 提供过量电流,以使随时间推移仍能提供足够的输出光强。因为在隔离端可能提供电很有 限,所以需要提供过量电流是一个严重的问题。因为LED需要的驱动电流可以大于从简单逻辑 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 输出级可获得的电流,所以往往需要特殊的驱动电路。 对于高速应用和在逻辑信号控制下使数据流反向转送的情况,可用Burr-Brown公司的ISO 150 数字耦合器。图1示出ISO150的双向应用电路。通道1控制通道2的传送方向,并配置为从A端 传送到B端。加到DIA引脚的信号确定信号的流向。送到B端的高电平把通道2的那一端置为接 收模式。而加到通道2A端Mode引脚的低电平则把通道置成发送模式。方向信号的状态在隔离 屏障的两边都有。此电路可工作在80MHz的数据率下。 位串行通信的第二种变形是正在发展中的差分总线系统装置。这些系统由RS-422、RS-485和 CANbus标准描述。某些系统很幸运地具有公共地,而很多系统具有不同电位的结点。当两结 点相隔一定距离时,情况就更是如此。Burr-Brown公司的ISO 422是设计成用于可有这些应用 的集成全双工隔离收发器。此收发器可配制为半双工和全双工(见图2)。传输率可达 2.5Mbps。此器件甚至还包含了环路(Loop-back)测试功能,所以每个结点都可执行自测试 功能。在此模式期间,总线上的数据被忽略。 2、 隔离并行数据总线系统 并行数字数据总线的隔离将增加三个更主要的设计参量: ·总线的位宽度 ·容许的偏移度 ·时钟速度要求 用一排光耦合器可完成这种任务,但支持电路可能很庞杂。光耦合器之间的传播时间失配将 导致数据偏移,从而引起在接收端的数据误差。为使这种问题减至最小,ISO508隔离数字耦 合器(图3)支持在输入和输出端的双缓冲数据缓存。这种配置将以2MBps的速率传输数据。 ISO508有两种工作模式。当CONT引脚被置成低态时,在LE1信号的控制下,数据以同步模式被 传送穿越屏障。在LE1高态时,数据从输入引脚传送到输入锁存。当LE1变低态时,数据字节 开始传输穿越屏障。在此时间,输入引脚可用于下一代数据字节。在此模式下,可传送的数 据率可达2MBps。 当CONT引脚被置成高态时,数据在器件内部20MHz时钟的控制下被跨越屏障发送。数据传输对 外部锁存使能信号是异步的。数据以串行形式从输入锁存被选通到输出锁存。在一个字节传 输完成后,整个字节移入输出锁存,输出锁存将对已传输的数据字节去偏移。对于完整的8位 字节,传播延迟将小于1ms。 3、模拟信号隔离 在很多系统中,模拟信号必须隔离。模拟信号所考虑的电路参量完全不同于数字信号。模拟 信号通常先要考虑: ·精度或线性度 ·频率响应 ·噪声考虑 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 电源要求,特别是对输入级,也应该关注隔离放大器的基本精度或线性度不能依靠相应的应 用电路来改善,但这些电路可降低噪声和降低输入级电源要求。 Burr-Brown的ISO124使模拟隔离简化。输入信号被占空度调制并以数字方式发送跨过屏障。 输出部分接收被调制的信号,把它变换回模拟电压并去掉调制/解调过程中固有的纹波成分。 由于对输入信号的调制与解调,所以应遵循采样数据系统的一些限制。调制器工作在500kHz 的基频上,所以高于250kHz Ngquist频率的输入信号在输出中呈现较低的频率分量。 尽管输出级去掉了输出信号中载波频率的大多数,但仍然有一定量的载波信号存在。图4示出 了降低系统其余部分中高频噪声污染的组合滤波方法。电源滤波器能显著地降低从电源引脚 窜入的噪声。输出滤波器是一个Q为I、3dB频率为50kHz的二极Sallen-key级。这使输出纹波 降低5倍。 对隔离电压的另一问题是输入级所需的功率。输出级通常以机壳或地为基准,而输入通常浮 动在另一个电位上。因此,输入级的电源也必须隔离。通常用一个单电源,而不是理想中使 用的+15V和-15V电源。 图5示出在ISO124输入级的一个单电压电源结合使用1NA2132双差分放大器,可将摆幅提升到 输入信号电平的全范围。唯一的要求是输入端电源电压保持大于9V,这是ISO124输入电压所 需要的。 INA2132的下半部产生一个VS+电源的一半的输出电压。此电压用作INA2132另一半的REF引脚 和ISO124的GND输入是伪地。INA2132的差分输入信号的摆幅可以高于或低于新参考电 平。ISO124的输出与输入一样,将是完全双极性的。 4、隔离用的多功能IC 新的多功能数据采集IC使设计人员有机会在跨越隔离屏时完成多个任务。一个完整的数据采 集器件可包含多路模拟开关,可编程增益仪表放大器、A/D转换器和一个或多个数字I/O通 道。所有这些功能都是通过一个串行数据口进行控制的。Burr-Brown公司的ADS7870就是这样 的一种器件。ADS7870与ISO150一起工作得很好,并示于图6。 在此应用中,ADS7870的每个可编程功能都置于主微处理器的控制之下,而该微处理器本身的 控制是通过串行通信口写命令到寄存器来实现的。控制特性包括: ·多路器的选择 ·4个差分通道或8个单端通道 ·可编程仪表放大器的增益设置,1~20 ·12位A/D转换的初始化 此器件的4条数字I/O线也是有用的,可被个别地规定为报告数字信号的状态或输出数字信 号。这允许隔离某些支持功能,如通过同一ISO150扩展信号多路器的电平或错误标志读出。 结语 有很多器件可供设计人员选用,并使用在系统中地电位有很大差别的设计中。每一种器件都 是针对独特系统要求而设计的。新器件性能集成的高水平使得跨越隔离屏障能实现从前做不 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 到的更复杂的操作。 第四篇 高速数字系统的串音控制 内容:在高频电路中,串音可能是最难理解和预测的,但是,它可以被控制甚至被消除掉。 随着切换速度的加快,现代数字系统遇到了一系列难题,例如:信号反射、延迟衰落、串 音、和电磁兼容失效等等。当集成电路的切换时间下降到5纳秒或4纳秒或更低时,印刷电路 板本身的固有特性开始显现出来。不幸的是,这些特性是有害的,在设计过程中应该尽量设 法避开。  在高频电路中,串音可能是最难理解和预测的,但是,它可以被控制甚至被消除掉。 1、 串音由何引起? 当信号沿着印刷电路板的布线传播时,其电磁波也沿着布线传播,从集成电路芯片一端传到 线的另一端。在传播过程中,由於电磁感应,电磁波引起了瞬变的电压和电流。 电磁波包括随时间变化的电场和磁场。在印刷电路板中,实际上,电磁场并不限制在各种布 线内,有相当一部分的电磁场能量存在於布线之外。所以,如果附近有其它线路,当信号沿 一根导线传播时,其电场和磁场将会影响到其它线路。根据麦克斯韦尔方程,时变电及磁场 会使邻近导产生电压和电流,因此,信号传播过程中伴随的电磁场将会使邻近线路产生信 号,这样,就导致了串音。  在印刷电路板中,引起串音的线路通常称为"侵入者"。受串音干扰的线路通常称为"受害 者"。在任何"受害者"中的串音信号都可被分为前向串音信号和後向串音信号,这两种信号部 分地由於电容耦合和电感耦合引起。串音信号的数学描述是非常复杂的,但是,如同湖面上 的高速快艇,前向和後向串音信号的某些量化特徵还是能被人们所理解。  高速快艇对水产生两种影响。首先,快艇在船头激起浪花,弧形的涟漪好像随着快艇一起前 进;其次,当快艇行驶一段时间後,会在身後留下长长的水迹。  这很类似於信号通过"侵入者"时,"受害者"的反应。"受害者"中有两种串音信号:位於侵入 信号之前的前向信号,像船头的水和涟漪;落後於侵入信号的後向信号,像船开远後仍在湖 中的水迹。 2、前向串音的电容特性 前向串音表现为两种相互关联的特性:容性和感性 quot;侵入"信号前进时,在"受害者"中 产生与之同相的电压信号,这个信号的速度与"侵入"信号相同,但又始终位於"侵入"信号之 前。这意味着串音信号不会提前传播,而是和"侵入"信号同速并耦合入更多的能量。  由於"侵入"信号的变化引起串音信号,所以前向串音脉冲不是单极性的,而是具有正负两个 极性。脉冲持续时间等於"侵入"信号的切换时间。 导线间的耦合电容决定了前向串音脉冲的幅值,而耦合电容是由许多因素决定的,例如印刷 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 电路板的材料,几何尺寸,线路交叉位置等等。幅值和平行线路间的距离成比例:距离越 长,串音脉冲就越大。然而,串音脉冲幅值有一个上限,因为"侵入"信号渐渐地失去了能 量,而"受害者"又反过来耦合回"侵入者"。 前向串音的电感特性 当"侵入"信号传播时,它的时变磁场同样会产生串音:具有电感特性的前向串音。但是感性 串音和容性串音明显不同:前向感性串音的极性和前向容性串音的极性相反。这因为在前进 方向,串音的容性部分和感性部分在竞争,在相互抵消。实际上,当前向容性和感性串音相 等时,就不存在前向串音。 在许多设备中,前向串音相当小,而後向串音成了主要问题,尤其对於长条形电路板,因为 电容耦合增强了。但是,在没有仿真的前提下,实际无法知道感性和容性串音抵消到何种程 度。  如果你测到了前向串音,你就可以根据其极性判别你的走线是容性耦合还是感性耦合。如果 串音极性和"侵入"信号相同,容性耦合占主要地位,反之,感性耦合占主要地位。在印刷电 路板中,通常是感性耦合更强些。 後向串音发生的物理理和前向串音相同:"侵入"信号的时变电场和磁场引起"受害者"中的感 性和容性信号。但是这两者之间也有所不同。 最大的不同是後向串音信号的持续时间。因为前向串音和"侵入"信号的传播方向及速度相 同,所以前向串音的持续时间和"侵入"信号等长。但是,後向串音 quot;侵入"信号反方向 传播,它滞後於"侵入"信号,并引起一长串脉冲。  与前向串音不同,後向串音脉冲的幅值与线路长度无关,其脉冲持续期是"侵入"信号延迟时 间的两倍。为什麽呢?假设你从信号出发点观察後向串音,当"侵入"信号远离出发点时,它 仍在产生後向脉冲,直到另一个延迟信号出现。这样,後向串音脉冲的整个持续时间就是"侵 入"信号延迟时间的两倍。 3、後向串音的反射 你可能不关心驱动芯片和接收芯片的串音干扰。然而,你为什麽要关心後向脉冲呢?因为驱 动芯片一般是低阻输出,它反射的串音信号多於吸收的串音信号。当後向串音信号到 quot; 受害者"的驱动芯片时,它会反射到接收芯片。因为驱动芯片的输出电阻一般低於导线本身, 常常引起串音信号的反射。  与前向串音信号具有感性和容性两种特性不同,後向串音信号只有一个极性,所以後向串音 信号就不能自我抵消。後向串音信号及其反射之後的串音信号的极性和"侵入"信号相同,其 幅值是两部分之和。 切记,当你在"受害者"的接收端测到後向串音脉冲时,这个串音信号已经经过了"受害者"驱 动芯片的反射。你可以观察到後向串音信号的极性和"侵入"信号相反。 在数字设计时,你常常关心一些量化指标,例如:不管串音是如何产生,何时产生,前向还 是後向的,它的最大噪声容限为150mV。那麽,存在简单的能够精确衡量噪声的方法吗?简单 的回答是"没有",因为电磁场效应太复杂了,涉及到一系列方程,电路板的拓扑结构,芯片 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 的模拟特性等等。 4、 串音消除 从实践观点出发,最重要的问题是如何去除串音。当串音会影响电路特性时,你该怎麽办? 你可以采取以下两种策略。一种方法是改变一个或多个影响耦合的几何参量,例如:线路长 度、线路之间的距离、电路板的分层位置。另一种方法是利用终端,将单线改成多路耦合 线。合理的设计,多线终端能够取消大部分串音。 5、 线路长度 很多设计者认为缩短线路长度是降低串音的关键。事实上,几乎所有电路设计软件都提供了 最大并行线路的长度控制功能。不幸的是,仅改变几何数值,是很难降低串音的。 因为前向串音受耦合长度影响,所以当你缩短没有耦合关系的线路长度时,串音几乎没有减 少。再者,如果耦合长度超过驱动芯片下降或上升时延,耦合长度和前向串音的线性关系会 到达一个饱和值,这时,缩短已经很长的耦合线路对减少串音影响甚小。 一个合理的方法是扩大耦合线路间的距离。几乎在所有情况下,分离耦合线路能够大大降低 串音干扰。实践证明,後向串音幅值大致和耦合线路间的距离的平方成反比,即:如果你将 这个距离增加一倍,串音降低四分之叁。当後向串音占主要地位时,这个效果更加明显。 6、隔离难度 要增大耦合线路间的距离并不是很容易的。如果你的布线非常密,你必须花很多精力才能降 低布线密度。如果你担心串音干扰,你可以增加一或二个隔离层。如果你必须扩大线路或网 络间的距离,那麽你最好拥有一个便於操作的软件。线路宽度和厚度同样影响串音干扰,但 是其影响远小於线路的距离因素。所以,一般很少调整这两个参量。 因为电路板的绝缘材料存在介电常数,也会产生线路间的耦合电容,所以降低介电常数也可 减少串音干扰。这个效果并不很明显,特别是微带电路 部分介电质已经是空气了。更重要的 是,改变介电常数并不那麽容易,特别是在昂贵的设备中。一个变通的办法是采用较贵的材 料,而不是FR-4。 介电质厚度,很大长度上影响了串音干扰。一般的,使布线层靠近电源层(Vcc或地),能够 降低串音干扰。改善效果的精确数值需要通过仿真来确定。 7、分层因素 一些印刷电路板设计者仍然不注意分层方法,这在高速电路设计中是个重大失误。分层不但 影响传输线的性能,例如:阻抗、延迟和耦合,而且电路工作易於失常,甚至改变。例如, 通过减少5mil的介电质厚度来降低串音干扰,这是不可以的,虽然在成本和工艺上都能做 到。 另外一个容易忽略的因素是层的选择。很多时候,前向串音是微带电路中的主要串音干扰。 但是,如果设计合理,布线层位於两个电源层之间,这样就很好地平衡了容性耦合和感性耦 合,具有较低幅值的後向串音便成为主要因素。所以,仿真时你必须注意,是哪种串音干扰 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之七 占主要地位。  布线和芯片的位置关系对串音也有影响。因为後向串音到达接收芯片後反射到驱动芯片,所 以驱动芯片的位置和性能是非常重要的。因为拓扑结构的复杂性,反射及其它因素,所以很 难解释串音主要受谁影响。如果有多种拓扑结构供选择,最好通过仿真来确定哪种结构对串 音影响最小。  一个可能减少串音的非几何因素是驱动芯片本身的技术指标。一般原则是,选择切换时间长 的驱动芯片,以减少串音干扰(解决很多其它由於高速引起的问题也如此)。即使串音不严 格地和切换时间成正比,降低切换时间仍然会产生重大影响。许多时候,你对驱动芯片技术 无法选择,你只能改变几何参量来达到目的。 通过终端降低串音 众所周知,一根独立、无耦合传输线的终端连接匹配阻抗,它就不会产生反射。现在考虑一 系列耦合的传输线,例如,叁根互相有串音的传输线,或一对耦合传输线。如果利用电路分 析软件,可以导出一对矩阵,分别表示传输线本身和相互间的电容和电感。例如,叁根传输 线可能有下列的C和L矩阵: 在这些矩阵中,对角线元素是传输线自身值,非对角线元素是传输线相互间的值。(注意它 们是用每单位长度的pF和nH来表示的)。可以用精良的电磁场测试仪来确定这些值。  可以看出,每一组传输线也有一个特徵阻抗矩阵。在这个Z0矩阵中,对角线元素表示传输线 对地线的阻抗值,非对角线元素是传输线耦合值。 对於一组传输线,与单根传输线类似,如果终端是与Z0匹配的阻抗阵,它的矩阵几乎是相同 的。所需的阻抗不必是Z0中的值,只要组成的阻抗网络与Z0匹配就行。阻抗阵中不仅包括传 输线对地的阻抗,而且包括传输线之间的阻抗。 这样的一个阻抗阵具有良好的性质。首先它可以阻止非耦合线中串音的反射。更重要的是, 它可以消除已经形成的串音。 8、致命武器 可惜的是,这样一个终端是昂贵的,而且是不可能理想实现的,因为一些传输线之间的耦合 阻抗太小了,会导致大电流流入驱动芯片。传输线和地之间的阻抗也不能太大以致於不能驱 动芯片。如果存在这些问题,而你还打算利用这类终端,加几个交流耦合电容试试看。 尽管实现中存在一些困难,阻抗阵列终端仍是对付信号反射和串音的致命武器,特别对於恶 劣情况。在其它环境下,它可能起作用,也可能不起作用,但仍不失为一种值得推荐的方 法。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/018_7.HTM[2009-6-8 8:41:02] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之八 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 高速PCB设计指南之八 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 第一篇 掌握IC封装的特性以达到最佳EMI抑制性能 置 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 将去耦电容直接放在IC封装内可以有效控制EMI并提高信号的完整性,本文从IC内部封装入 手,分析EMI的来源、IC封装在EMI控制中的作用,进而提出11个有效控制EMI的设计规则,包 括封装选择、引脚结构考虑、输出驱动器以及去耦电容的设计方法等,有助于设计工程师在 新的设计中选择最合适的集成电路芯片,以达到最佳EMI抑制的性能。 现有的系统级EMI控制 技术包括: (1) 电路封闭在一个Faraday盒中(注意包含电路的机械封装应该密封)来实现EMI屏蔽; (2) 电路板或者系统的I/O端口上采取滤波和衰减技术来实现EMI控制; (3) 现电路的电场和磁场的严格屏蔽,或者在电路板上采取适当的设计技术严格控制PCB走 电路板布局、布线和安装的抗ESD设计 线和电路板层(自屏蔽)的电容和电感,从而改善EMI性能。 规则 EMI控制通常需要结合运用上述的各项技术。一般来说,越接近EMI源,实现EMI控制所需的成 嵌入式开关电源的PCB设计 本就越小。PCB上的集成电路芯片是EMI最主要的能量来源,因此如果能够深入了解集成电路 确保信号完整性的电路板设计准则 芯片的内部特征,可以简化PCB和系统级设计中的EMI控制。 印刷布线图的基本设计方法和原则要求 PCB板级和系统级的设计工程师通常认为,它们能够接触到的EMI来源就是PCB。显然,在PCB 值得注意的单片机控制板的设计原则 设计层面,确实可以做很多的工作来改善EMI。然而在考虑EMI控制时,设计工程师首先应该 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 考虑IC芯片的选择。集成电路的某些特征如封装类型、偏置电压和芯片的工艺技术(例如 CMOS、ECL、TTL)等都对电磁干扰有很大的影响。本文将着重讨论这些问题,并且探讨IC对 EMI控制的影响。 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 1、EMI的来源 数字集成电路从逻辑高到逻辑低之间转换或者从逻辑低到逻辑高之间转换过程中,输出端产 生的方波信号频率并不是导致EMI的唯一频率成分。该方波中包含频率范围宽广的正弦谐波分 量,这些正弦谐波分量构成工程师所关心的EMI频率成分。最高EMI频率也称为EMI发射带宽, file:///D|/Backup/我的文档/pcb布线经验总结精华/018_8.HTM[2009-6-8 8:40:43] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之八 高速PCB设计指南之八 它是信号上升时间而不是信号频率的函数。计算EMI发射带宽的公式为: 高速电子线路的信号完整性设计(一) F=0.35/Tr 高速电子线路的信号完整性设计(二) 其中:F是频率,单位是GHz;Tr是单位为ns(纳秒)的信号上升时间或者下降时间。 从上述公式中不难看出,如果电路的开关频率为50MHz,而采用的集成电路芯片的上升时间是 高速电子线路的信号完整性设计(三) 布线技巧 编解码电路板设计指南 1ns,那么该电路的最高EMI发射频率将达到350MHz,远远大于该电路的开关频率。而如果IC 的上升时间为500ps,那么该电路的最高EMI发射频率将高达700MHz。众所周知,电路中的每 一个电压值都对应一定的电流,同样每一个电流都存在对应的电压。当IC的输出在逻辑高到 逻辑低或者逻辑低到逻辑高之间变换时,这些信号电压和信号电流就会产生电场和磁场,而 这些电场和磁场的最高频率就是发射带宽。电场和磁场的强度以及对外辐射的百分比,不仅 是信号上升时间的函数,同时也取决于对信号源到负载点之间信号通道上电容和电感的控制 的好坏,在此,信号源位于PCB板的IC内部,而负载位于其它的IC内部,这些IC可能在PCB 上,也可能不在该PCB上。为了有效地控制EMI,不仅需要关注IC芯片自身的电容和电感,同 样需要重视PCB上存在的电容和电感。 当信号电压与信号回路之间的耦合不紧密时,电路的电容就会减小,因而对电场的抑制作用 就会减弱,从而使EMI增大;电路中的电流也存在同样的情况,如果电流同返回路径之间耦合 不佳,势必加大回路上的电感,从而增强了磁场,最终导致EMI增加。换句话说,对电场控制 不佳通常也会导致磁场抑制不佳。用来控制电路板中电磁场的措施与用来抑制IC封装中电磁 场的措施大体相似。正如同PCB设计的情况,IC封装设计将极大地影响EMI。 电路中相当一部分电磁辐射是由电源总线中的电压瞬变造成的。当IC的输出级发生跳变并驱 动相连的PCB线为逻辑"高"时,IC芯片将从电源中吸纳电流,提供输出级所需的能量。对于IC 不断转换所产生的超高频电流而言,电源总线始于PCB上的去耦网络,止于IC的输出级。如果 输出级的信号上升时间为1.0ns,那么IC要在1.0ns这么短的时间内从电源上吸纳足够的电流 来驱动PCB上的传输线。电源总线上电压的瞬变取决于电源总线路径上的电感、吸纳的电流以 及电流的传输时间。电压的瞬变由下面的公式所定义: V=Ldi/dt, 其中:L是电流传输路径上电感的值;di表示信号上升时间间隔内电流的变化;dt表示电流的 传输时间(信号的上升时间)。 由于IC管脚以及内部电路都是电源总线的一部分,而且吸纳电流和输出信号的上升时间也在 一定程度上取决于IC的工艺技术,因此选择合适的IC就可以在很大程度上控制上述公式中提 到的所有三个要素。 2、IC封装在电磁干扰控制中的作用 IC封装通常包括:硅基芯片、一个小型的内部PCB以及焊盘。硅基芯片安装在小型的PCB上, 通过绑定线实现硅基芯片与焊盘之间的连接,在某些封装中也可以实现直接连接。小型PCB实 现硅基芯片上的信号和电源与IC封装上的对应管脚之间的连接,这样就实现了硅基芯片上信 号和电源节点的对外延伸。贯穿该IC的电源和信号的传输路径包括:硅基芯片、与小型PCB之 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_8.HTM[2009-6-8 8:40:43] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之八 间的连线、PCB走线以及IC封装的输入和输出管脚。对电容和电感(对应于电场和磁场)控制的 好坏在很大程度上取决于整个传输路径设计的好坏。某些设计特征将直接影响整个IC芯片封 装的电容和电感。  首先看硅基芯片与内部小电路板之间的连接方式。许多的IC芯片都采用绑定线来实现硅基芯 片与内部小电路板之间的连接,这是一种在硅基芯片与内部小电路板之间的极细的飞线。这 种技术之所以应用广泛是因为硅基芯片和内部小电路板的热胀系数(CTE)相近。芯片本身是一 种硅基器件,其热胀系数与典型的PCB材料(如环氧树脂)的热胀系数有很大的差别。如果硅基 芯片的电气连接点直接安装在内部小PCB上的话,那么在一段相对较短的时间之后,IC封装内 部温度的变化导致热胀冷缩,这种方式的连接就会因为断裂而失效。绑定线是一种适应这种 特殊环境的引线方式,它可以承受大量的弯曲变形而不容易断裂。 采用绑定线的问题在于,每一个信号或者电源线的电流环路面积的增加将导致电感值升高。 获得较低电感值的优良设计就是实现硅基芯片与内部PCB之间的直接连接,也就是说硅基芯片 的连接点直接粘接在PCB的焊盘上。这就要求选择使用一种特殊的PCB板基材料,这种材料应 该具有极低的CTE。而选择这种材料将导致IC芯片整体成本的增加,因而采用这种工艺技术的 芯片并不常见,但是只要这种将硅基芯片与载体PCB直接连接的IC存在并且在设计方案中可 行,那么采用这样的IC器件就是较好的选择。 一般来说,在IC封装设计中,降低电感并且增大信号与对应回路之间或者电源与地之间电容 是选择集成电路芯片过程的首选考虑。举例来说,小间距的表面贴装与大间距的表面贴装工 艺相比,应该优先考虑选择采用小间距的表面贴装工艺封装的IC芯片,而这两种类型的表面 贴装工艺封装的IC芯片都优于过孔引线类型的封装。BGA封装的IC芯片同任何常用的封装类型 相比具有最低的引线电感。从电容和电感控制的角度来看,小型的封装和更细的间距通常总 是代表性能的提高。 引线结构设计的一个重要特征是管脚的分配。由于电感和电容值的大小都取决于信号或者是 电源与返回路径之间的接近程度,因此要考虑足够多的返回路径。 电源和地管脚应该成对分配,每一个电源管脚都应该有对应的地管脚相邻分布,而且在这种 引线结构中应该分配多个电源和地管脚对。这两方面的特征都将极大地降低电源和地之间的 环路电感,有助于减少电源总线上的电压瞬变,从而降低EMI。由于习惯上的原因,现在市场 上的许多IC芯片并没有完全遵循上述设计规则,然而IC设计和生产厂商都深刻理解这种设计 方法的优点,因而在新的IC芯片设计和发布时IC厂商更关注电源的连接。 理想情况下,要为每一个信号管脚都分配一个相邻的信号返回管脚(如地管脚)。实际情况并 非如此,即使思想最前卫的IC厂商也没有如此分配IC芯片的管脚,而是采用其它折衷方法。 在BGA封装中,一种行之有效的设计方法是在每组八个信号管脚的中心设置一个信号的返回管 脚,在这种管脚排列方式下,每一个信号与信号返回路径之间仅相差一个管脚的距离。而对 于四方扁平封装(QFP)或者其它鸥翼(gull wing)型封装形式的IC来说,在信号组的中心放置 一个信号的返回路径是不现实的,即便这样也必须保证每隔4到6个管脚就放置一个信号返回 管脚。需要注意的是,不同的IC工艺技术可能采用不同的信号返回电压。有的IC使用地管脚 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_8.HTM[2009-6-8 8:40:43] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之八 (如TTL器件)作为信号的返回路径,而有的IC则使用电源管脚(如绝大多数的ECL器件)作为信 号的返回路径,也有的IC同时使用电源和地管脚(比如大多数的CMOS器件)作为信号的返回路 径。因此设计工程师必须熟悉设计中使用的IC芯片逻辑系列,了解它们的相关工作情况。 IC芯片中电源和地管脚的合理分布不仅能够降低EMI,而且可以极大地改善地弹反射(ground bounce)效果。当驱动传输线的器件试图将传输线下拉到逻辑低时,地弹反射却仍然维持该传 输线在逻辑低阈值电平之上,地弹反射可能导致电路的失效或者故障。 IC封装中另一个需要关注的重要问题是芯片内部的PCB设计,内部PCB通常也是IC封装中最大 的组成部分,在内部PCB设计时如果能够实现电容和电感的严格控制,将极大地改善设计系统 的整体EMI性能。如果这是一个两层的PCB板,至少要求PCB板的一面为连续的地平面层,PCB 板的另一层是电源和信号的布线层。更理想的情况是四层的PCB板,中间的两层分别是电源和 地平面层,外面的两层作为信号的布线层。由于IC封装内部的PCB通常都非常薄,四层板结构 的设计将引出两个高电容、低电感的布线层,它特别适合于电源分配以及需要严格控制的进 出该封装的输入输出信号。低阻抗的平面层可以极大地降低电源总线上的电压瞬变,从而极 大地改善EMI性能。这种受控的信号线不仅有利于降低EMI,同样对于确保进出IC的信号的完 整性也起到重要的作用。 3、其它相关的IC工艺技术问题 集成电路芯片偏置和驱动的电源电压Vcc是选择IC时要注意的重要问题。从IC电源管脚吸纳的 电流主要取决于该电压值以及该IC芯片输出级驱动的传输线(PCB线和地返回路径)阻抗。5V电 源电压的IC芯片驱动50Ω传输线时,吸纳的电流为100mA;3.3V电源电压的IC芯片驱动同样的 50Ω传输线时,吸纳电流将减小到66mA;1.8V电源电压的IC芯片驱动同样的50Ω传输线时, 吸纳电流将减小到36mA。由此可见,在公式V=Ldi/dt中,驱动电流从100mA减少到36mA可以有 效地降低电压的瞬变V,因而也就降低了EMI。低压差分信号器件(LVDS)的信号电压摆幅仅有 几百毫伏,可以想象这样的器件技术对EMI的改善将非常明显。 电源系统的去耦也是一个值得特别关注的问题。IC输出级通过IC的电源管脚吸纳的电流都是 由电路板上的去耦网络提供的。降低电源总线上电压下降的一种可行的办法是缩短去耦电容 到IC输出级之间的分布路径。这样将降低"Ldi/dt"表达式中的"L"项。由于IC器件的上升时间 越来越快,在设计PCB板时唯一可以实施的办法是尽可能地缩短去耦电容到IC输出级之间的分 布路径。一种最直接的解决方法是将所有的电源去耦都放在IC内部。最理想的情况是直接放 在硅基芯片上,并紧邻被驱动的输出级。对于IC厂商来说,这不仅昂贵而且很难实现。然而 如果将去耦电容直接放在IC封装内的PCB板上,并且直接连接到硅基芯片的管脚,这样的设计 成本增加得最少,对EMI控制和提高信号完整性的贡献最大。目前仅有少数高端微处理器采用 了这种技术,但是IC厂商们对这项技术的兴趣正与日俱增,可以预见这样的设计技术必将在 未来大规模、高功耗的IC设计中普遍应用。 在IC封装内部设计的电容通常数值都很小(小于几百皮法),所以系统设计工程师仍然需要在 PCB板上安装数值在0.001uF到0.1uF之间的去耦电容,然而IC封装内部的小电容可以抑制输出 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_8.HTM[2009-6-8 8:40:43] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之八 波形中的高频成分,这些高频成分是EMI的最主要来源。 传输线终端匹配也是影响EMI的重要问题。通过实现网络线的终端匹配可以降低或者消除信号 反射。信号反射也是影响信号完整性的一个重要因素。从减小EMI的角度来看,串行终端匹配 效果最明显,因为这种方式的终端匹配将入射波(在传输线上传播的原始波形)降低到了Vcc的 一半,因而减小了驱动传输线所需的瞬时吸纳电流。这种技术通过减少"Ldi/dt"中的"di"项 来达到降低EMI的目的。 某些IC厂商将终端匹配电阻放在IC封装内部,这样除了能够降低EMI和提高信号完整性,还减 少了PCB板上的电阻数目。检查IC芯片是否采用了这样的技术可以更加清楚IC的输出阻抗。当 IC的输出阻抗同传输线的阻抗匹配时,就可以认为这样的传输线实现了"串联终端匹配"。值 得注意的是串联终端匹配的IC采用了信号转换的反射模型。而在实际应用中如果沿传输线方 向分布有多个负载,并且有非常严格的时序要求,这时串联终端匹配就可能不起作用。 最后,某些IC芯片输出信号的斜率也受到控制。对大多数的TTL和CMOS器件来说,当它们的输 出级信号发生切换时,输出晶体管完全导通,这样就会产生很大的瞬间电流来驱动传输线。 电源总线上如此大的浪涌电流势必产生非常大的电压瞬变(V=Ldi/dt)。而许多ECL、MECL和 PECL器件通过在输出晶体管线性区的高低电平之间的转换来驱动输出级,通常称之为非饱和 逻辑,其结果是输出波形的波峰和波谷会被削平,因而减小了高频谐波分量的幅度。这种技 术通过提升表达式"Ldi/dt"中的信号上升时间"dt"项来减小EMI。 总结 通过仔细考察集成电路芯片的封装、引线结构类型、输出驱动器的设计方法以及去耦电容的 设计方法,可以得出有益的设计规则,在电路设计中要注意选择和使用符合以下特征的电子 元器件: *外形尺寸非常小的SMT或者BGA封装;  *芯片内部的PCB是具有电源层和接地层的多层PCB设计; *IC硅基芯片直接粘接在内部的小PCB上(没有绑定线); *电源和地成对并列相邻出现(避免电源和地出现在芯片的边角位置,如74系列逻辑电路); *多个电源和地管脚成对配置; *信号返回管脚(比如地脚)与信号管脚之间均匀分布; *类似于时钟这样的关键信号配置专门的信号返回管脚; *采用可能的最低驱动电压(Vcc),如相对于5V来说可以采用3.3V的驱动电压,或者使用低电 压差分逻辑(LVDS); *在IC封装内部使用了高频去耦电容; *在硅基芯片上或者是IC封转内部对输入和输出信号实施终端匹配; *输出信号的斜率受控制。 总之,选择IC器件的一个最基本的规则是只要能够满足设计系统的时序要求就应该选择具有 最长上升时间的元器件。一旦设计工程师做出最终的决定,但是仍然不能确定同一工艺技术 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_8.HTM[2009-6-8 8:40:43] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之八 不同厂商生产的器件电磁干扰的情况,可以选择不同厂商生产的器件做一些测试。将有疑问 的IC芯片安装到一个专门设计的测试电路板上,启动时钟运行和高速数据操作。通过连接到 频谱分析仪或宽带示波器上的近场磁环路探针可以容易地测试电路板的电磁发射。 第二篇 实现PCB高效自动布线的设计技巧和要点 尽管现在的EDA工具很强大,但随着PCB尺寸要求越来越小,器件密度越来越高,PCB设计的难 度并不小。如何实现PCB高的布通率以及缩短设计时间呢?本文介绍PCB规划、布局和布线的 设计技巧和要点。 现在PCB设计的时间越来越短,越来越小的电路板空间,越来越高的器件 密度,极其苛刻的布局规则和大尺寸的元件使得设计师的工作更加困难。为了解决设计上的 困难,加快产品的上市,现在很多厂家倾向于采用专用EDA工具来实现PCB的设计。但专用的 EDA工具并不能产生理想的结果,也不能达到100%的布通率,而且很乱,通常还需花很多时间 完成余下的工作。 现在市面上流行的EDA工具软件很多,但除了使用的术语和功能键的位置不一样外都大同小 异,如何用这些工具更好地实现PCB的设计呢?在开始布线之前对设计进行认真的分析以及对 工具软件进行认真的设置将使设计更加符合要求。下面是一般的设计过程和步骤。 1、确定PCB的层数 电路板尺寸和布线层数需要在设计初期确定。如果设计要求使用高密度球栅阵列(BGA)组件, 就必须考虑这些器件布线所需要的最少布线层数。布线层的数量以及层叠(stack-up)方式会 直接影响到印制线的布线和阻抗。板的大小有助于确定层叠方式和印制线宽度,实现期望的 设计效果。 多年来,人们总是认为电路板层数越少成本就越低,但是影响电路板的制造成本还有许多其 他因素。近几年来,多层板之间的成本差别已经大大减小。在开始设计时最好采用较多的电 路层并使敷铜均匀分布,以避免在设计临近结束时才发现有少量信号不符合已定义的规则以 及空间要求,从而被迫添加新层。在设计之前认真的规划将减少布线中很多的麻烦。 2、设计规则和限制 自动布线工具本身并不知道应该做些什么。为完成布线任务,布线工具需要在正确的规则和 限制条件下工作。不同的信号线有不同的布线要求,要对所有特殊要求的信号线进行分类, 不同的设计分类也不一样。每个信号类都应该有优先级,优先级越高,规则也越严格。规则 涉及印制线宽度、过孔的最大数量、平行度、信号线之间的相互影响以及层的限制,这些规 则对布线工具的性能有很大影响。认真考虑设计要求是成功布线的重要一步。 3、元件的布局 为最优化装配过程,可制造性设计(DFM)规则会对元件布局产生限制。如果装配部门允许元件 移动,可以对电路适当优化,更便于自动布线。所定义的规则和约束条件会影响布局设计。 在布局时需考虑布线路径(routing channel)和过孔区域,如图 所示。这些路径和区域对设计人员而言是显而易见的,但自动布线工具一次只会考虑一个信 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_8.HTM[2009-6-8 8:40:43] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之八 号,通过设置布线约束条件以及设定可布信号线的层,可以使布线工具能像设计师所设想的 那样完成布线。 4、扇出设计 在扇出设计阶段,要使自动布线工具能对元件引脚进行连接,表面贴装器件的每一个引脚至 少应有一个过孔,以便在需要更多的连接时,电路板能够进行内层连接、在线测试(ICT)和电 路再处理。  为了使自动布线工具效率最高,一定要尽可能使用最大的过孔尺寸和印制线,间隔设置为 50mil较为理想。要采用使布线路径数最大的过孔类型。进行扇出设计时,要考虑到电路在线 测试问题。测试夹具可能很昂贵,而且通常是在即将投入全面生产时才会订购,如果这时候 才考虑添加节点以实现100%可测试性就太晚了。  经过慎重考虑和预测,电路在线测试的设计可在设计初期进行,在生产过程后期实现,根据 布线路径和电路在线测试来确定过孔扇出类型,电源和接地也会影响到布线和扇出设计。为 降低滤波电容器连接线产生的感抗,过孔应尽可能靠近表面贴装器件的引脚,必要时可采用 手动布线,这可能会对原来设想的布线路径产生影响,甚至可能会导致你重新考虑使用哪种 过孔,因此必须考虑过孔和引脚感抗间的关系并设定过孔规格的优先级。 5、手动布线以及关键信号的处理  尽管本文主要论述自动布线问题,但手动布线在现在和将来都是印刷电路板设计的一个重要 过程。采用手动布线有助于自动布线工具完成布线工作。如图2a和图2b所示,通过对挑选出 的网络(net)进行手动布线并加以固定,可以形成自动布线时可依据的路径。  无论关键信号的数量有多少,首先对这些信号进行布线,手动布线或结合自动布线工具均 可。关键信号通常必须通过精心的电路设计才能达到期望的性能。布线完成后,再由有关的 工程人员来对这些信号布线进行检查,这个过程相对容易得多。检查通过后,将这些线固 定,然后开始对其余信号进行自动布线。 6、自动布线  对关键信号的布线需要考虑在布线时控制一些电参数,比如减小分布电感和EMC等,对于其它 信号的布线也类似。所有的EDA厂商都会提供一种方法来控制这些参数。在了解自动布线工具 有哪些输入参数以及输入参数对布线的影响后,自动布线的质量在一定程度上可以得到保 证。 应该采用通用规则来对信号进行自动布线。通过设置限制条件和禁止布线区来限定给定信号 所使用的层以及所用到的过孔数量,布线工具就能按照工程师的设计思想来自动布线。如果 对自动布线工具所用的层和所布过孔的数量不加限制,自动布线时将会使用到每一层,而且 将会产生很多过孔。  在设置好约束条件和应用所创建的规则后,自动布线将会达到与预期相近的结果,当然可能 还需要进行一些整理工作,同时还需要确保其它信号和网络布线的空间。在一部分设计完成 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_8.HTM[2009-6-8 8:40:43] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之八 以后,将其固定下来,以防止受到后边布线过程的影响。  采用相同的步骤对其余信号进行布线。布线次数取决于电路的复杂性和你所定义的通用规则 的多少。每完成一类信号后,其余网络布线的约束条件就会减少。但随之而来的是很多信号 布线需要手动干预。现在的自动布线工具功能非常强大,通常可完成100%的布线。但是当自 动布线工具未完成全部信号布线时,就需对余下的信号进行手动布线。 7、自动布线的设计要点包括: 7.1 略微改变设置,试用多种路径布线; 7.2 保持基本规则不变,试用不同的布线层、不同的印制线和间隔宽度以及不同线宽、不同 类型的过孔如盲孔、埋孔等,观察这些因素对设计结果有何影响; 7.3让布线工具对那些默认的网络根据需要进行处理; 7.4信号越不重要,自动布线工具对其布线的自由度就越大。 8、布线的整理  如果你所使用的EDA工具软件能够列出信号的布线长度,检查这些数据,你可能会发现一些约 束条件很少的信号布线的长度很长。这个问题比较容易处理,通过手动编辑可以缩短信号布 线长度和减少过孔数量。在整理过程中,你需要判断出哪些布线合理,哪些布线不合理。同 手动布线设计一样,自动布线设计也能在检查过程中进行整理和编辑。 9、电路板的外观  以前的设计常常注意电路板的视觉效果,现在不一样了。自动设计的电路板不比手动设计的 美观,但在电子特性上能满足规定的要求,而且设计的完整性能得到保证 第三篇 布局布线技术的发展 摘要:随着微孔和单片高密度集成系统等新硬件技术的应用,自由角度布线、自动布局和3D 布局布线等新型软件将会成为电路板设计人员必备的设计工具之一。  在早期的电路板设计工具中,布局有专门的布局软件,布线也有专门的布线软件,两者之间 没什么联系。随着球栅阵列封装的高密度单芯片、高密度连接器、微孔内建技术以及3D板在 印刷电路板设计中的应用,布局和布线已越来越一体化,并成为设计过程的重要组成部分。  自动布局和自由角度布线等软件技术已渐渐成为解决这类高度一体化问题的重要方法,利用 此类软件能在规定时间范围内设计出可制造的电路板。在目前产品上市时间越来越短的情况 下,手动布线极为耗时,不合时宜。因此,现在要求布局布线工具具有自动布线功能,以快 速响应市场对产品设计提出的要求。 1、设计约束条件  由于要考虑电磁兼容(EMC)及电磁干扰、串扰、信号延迟和差分对布线等高密度设计因素,布 局布线的约束条件每年都在增加。例如,在几年前,一般的电路板仅需6个差分对来进行布 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_8.HTM[2009-6-8 8:40:43] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之八 线,而现在则需600对。在一定时间内仅依赖手动布线来实现这600对布线是不可能的,因此 自动布线工具必不可少。 尽管与几年前相比,当今设计中的节点(net)数目没有大的改变,只是硅片复杂性有所增加, 但是设计中重要节点的比例大大增加了。当然,对于某些特别重要的节点,要求布局布线工 具能够加以区分,但无需对每个管脚或节点都加以限制。 2、自由角度布线  随着单片器件上集成的功能越来越多,其输出管脚数目也大大增加,但其封装尺寸并没随之 扩大。因此,再加上管脚间距和阻抗因素的限制,这类器件必须采用更细的线宽。同时产品 尺寸的总体减小也意味着用于布局布线的空间也大大减小了。在某些消费类产品中,底板的 大小与其上器件大小相差无几,元件占据的板面积高达80%。  某些高密度元件管脚交错,即使采用具45°布线功能的工具也无法进行自动布线。尽管45° 布线工具能对某些恰成45°的线段进行完美的处理,但自由角度布线工具具有更大的灵活 性,并能最大程度提高布线密度。 拉紧(pull-tight)功能使每个节点在布线后自动缩短以适应空间要求,它能大大降低信号延 迟,同时降低平行路径数,有助于避免串扰的产生。 尽管自由角度设计具有可制造性,并且性能良好,但是这种设计会导致主板看起来不如以前 的设计美观。主板设计在上市时间之后,就可能不再是一件艺术品了。 3、高密度器件  最新的高密度系统级芯片采用BGA或COB封装,管脚间距日益减小。球间距已低至1mm,并且还 会继续降低,导致封装件信号线不可能采用传统布线工具来引出。目前有两种方法可解决这 个问题:一是通过球下面的孔将信号线从下层引出;二是采用极细布线和自由角度布线在球 栅阵列中找出一条引线通道。对这种高密度器件而言,采用宽度和空间极小的布线方式是唯 一可行的,只有这样,才能保证较高的成品率。现代的布线技术也要求能自动地应用这些约 束条件。 自由布线方法可减少布线层数,降低产品成本。同时也意味着在成本不变的情况下,可以增 加一些接地层和电源层来提高信号完整性和EMC性能。 4、下一代电路板设计技术  微孔等离子蚀刻技术在多层板,尤其是在蜂窝电话和家用电器中的应用大大改变了对布局布 线工具的要求。采用等离子蚀刻法在路径宽度内添加一个新孔不会导致底板本身或制造成本 的增加,因为对等离子蚀刻法而言,制作一千个孔的成本与制作一个孔的成本一样低廉(这与 激光钻孔法大不一样)。这就要求布线工具具有更大的灵活性,它必须能够应用不同的约束条 件,能适应不同的微孔和构建技术的要求。  元件密度的不断增加也对布局设计产生了某些影响。布局布线工具总是假设板上有足够的空 间让元件拾放机来拾放表面安装元件,而不会对板上已有元件产生影响。但是元件顺序放置 file:///D|/Backup/我的文档/pcb布线经验总结精华/018_8.HTM[2009-6-8 8:40:43] coolbor工作室——PCB设计(经验文章)——高速PCB设计指南之八 会产生这样一个问题,即每当放置一个新元件后,板上每个元件的最佳位置都会发生改变。  这就是布局设计过程自动化程度低而人工干预程度高的原因。尽管目前的布局工具对依次布 局的元件数没什么限制,但是某些工程师认为布局工具用于依次布局时实际上是受到限制 的,这个限制大约为500个元件。还有一些工程师认为当在一个板上放置的元件多达4,000个 时,会产生很大问题。  同顺序算法技术相比,并行布局技术能实现更好的自动布局效果。因此,当Zuken收购 Incases公司后,Incases的并行布局技术使Zuken获益非浅。 5、三维布局  3D工具针对目前应用日益广泛的异形和定形板进行布局布线。如 Zuken的Freedom最新工具采 用三维底板模型来进行元件的空间布局,随后再进行二维布线。此过程也能告知:此板是否 具备可制造性?  将来,诸如在两个不同层上采用阴影差分对的设计方法将会变得日益重要,布线工具也必须 能处理这种设计,而且信号速率也将会继续提高。  目前也出现了将布局布线工具同用于虚拟原型的高级仿真工具集成起来的工具,如Zuken的 Hot Stage工具,所以即使在虚拟原型时也能对布线问题进行考虑。  现在,自动布线技术已极为普及。我们相信,自由角度布线、自动布局和3D布局等新型软件 技术也会同自动布线技术一样成为底板设计人员的日常设计工具,设计人员可用这些新工具 来解决微孔和单片高密度集成系统等新型硬件技术问题。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/018_8.HTM[2009-6-8 8:40:43] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(一) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 高速电子线路的信号完整性设计 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 置 (一) 印制电路板设计原则和搞干扰措施 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 1、引言  当今电子技术的发展日新月异,大规模超大规模集成电路越来越多地应用到通用系统中。同 时,深亚微米工艺在IC设计中的使用,使得芯片的集成规模更大。从电子行业的发展来 看,1992年只有40%的电子系统工作在30MHz以上的频率,而且器件多数使用DIP、PLCC等体积 大、管脚少的封装形式,到1994年已有50%的设计达到了50MHz的频率,采用PGA,QFP,RGA等 封装的器件越来越多。1996年之后,高速设计在整个电子设计领域所占的比例越来越 高质量PCB设计 大,100MHz以上的系统已随处可见,Bare Die,BGA,MCM这些体积小、管脚数已达数百甚至 电路板布局、布线和安装的抗ESD设计 上千的封装形式也已越来越多地应用到各类高速超高速电子系统中。 规则 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 印刷布线图的基本设计方法和原则要求 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_1.HTM[2009-6-8 8:40:45] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(一) 高速PCB设计指南之八 高速电子线路的信号完整性设计(一) 图1所示为自80年代末IC封装的发展 高速电子线路的信号完整性设计(二) 由图一可见,IC芯片的发展从封装形式来看,是芯片体积越来越小、引脚数越来越多。同 高速电子线路的信号完整性设计(三) 时,由于近年来IC工艺的发展,使得其速度越来越高。由此可见,在当今快速发展的电子设 布线技巧 计领域,由IC芯片构成的电子系统是朝着大规模、小体积、高速度的方向飞速发展的,而且 编解码电路板设计指南 发展速度越来越快。这样就带来了一个问题,即电子设计的体积减小导致电路的布局布线密 度变大,而同时信号的频率还在提高,从而使得如何处理高速信号问题成为一个设计能否成 功的关键因素。随着电子系统中逻辑和系统时钟频率的迅速提高和信号边沿不断变陡,印刷 电路板的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计,线迹互连和 板层的影响可以不考虑,当频率超过50MHz时,互连关系必须以传输线考虑,而在评定系统性 能时也必须考虑印刷电路板板材的电参数。因此,高速系统的设计必须面对互连延迟引起的 时序问题以及串扰、传输线效应等信号完整性问题。 2、高速电子设计的板级信号完整性处理  高速数字系统的振铃和串扰问题一直是一个令人头疼的问题,特别是在今天,越来越多的 VLSI芯片工作在100MHz的频率以上,450MHz的CPU也将广泛应用,信号的边沿越来越陡(已达 到ps级),这些高速器件性能的增加也给高速系统设计带来了困难。同时,高速系统的体积 不断减小使得印制板的密度迅速提高。比较现在新的PC主板与几年前的主板,可以看到新的 主板上加入了许多端接。信号完整性问题已经成为新一代高速产品设计中越来越值得注意的 问题,这已是毋庸置疑的了。 信号完整性(Signal Integrity,简称SI)是指在信号线上的信号质量。差的信号完整性不 是由某一单一因素导致的,而是板级设计中多种因素共同引起的。主要的信号完整性问题包 括反射、振铃、地弹、串扰等。 源端与负载端阻抗不匹配会引起线上反射,负载将一部分电压反射回源端。如果负载阻抗小 于源阻抗,反射电压为负,反之,如果负载阻抗大于源阻抗,反射电压为正。布线的几何形 状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化均会导致此类反 射。 信号的振铃(ringing)和环绕振荡(rounding)由线上过度的电感和电容引起,振铃属于欠 阻尼状态而环绕振荡属于过阻尼状态。信号完整性问题通常发生在周期信号中,如时钟等, 振铃和环绕振荡同反射一样也是由多种因素引起的,振铃可以通过适当的端接予以减小,但 是不可能完全消除。 新一代的EDA信号完整性工具主要包括布线前 /布线后SI分析工具和系统级SI工具等。使用布 线前SI分析工具可以根据设计对信号完整性与时序的要求在布线前帮助设计者选择元器件、 调整元器件布局、规划系统时钟网络和确定关键线网的端接策略。SI分析与仿真工具不公可 以对一块PCB板的信号流进行分析,而且可以对同一系统内其它组成部分如背板、连接器、电 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_1.HTM[2009-6-8 8:40:45] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(一) 缆及其接口进行分析,这就是系统级的SI分析工具。针对系统级评价的SI分析工具可以对多 板、连接器、电缆等系统组成元件进行分析,并可通过设计建议来帮助设计者消除潜在的 SI,问题它们一般都包括IBIS模型接口、2维传输线与串扰仿真、电路仿真、SI分析结果的图 形显示等功能。这类工具可以在设计包含的多种领域如电气、EMC、热性能及机械性能等方面 综合考虑这些因素对SI的影响及这些因素之间的相互影响,从而进行真正的系统级分析与验 证。Mentor Graphics 公司的 ICX设计工具可以在时序与电气规则的驱动下进行TopDown式的 布局及无网格布线,并提供多板分析功能,是典型的系统级SI工具。 在电路中有大的电流涌动时会引起地弹,如大量芯片的输出同时开启时,将有一个较大的瞬 态电流在芯片与板的电源平面流过,芯片封装与电源平面的电感和电阻会引发电源噪声,这 样会在真正的地平面(0V)上产生电压的波动和变化,这个噪声会影响其它元器件的动作。 负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹 的增大。 振铃和地弹都属于信号完整性问题中单信号线的现象(伴有地平面回路),串扰则是由同一 PCB板上的两条信号线与地平面引起的,故也称为三线系统。串扰是两条信号线之间的耦合, 信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流,而感性耦合引发耦合电 压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定 的影响。 表1列出了高速电路中常见的信号完整性问题与可能引起该信号完整性的原因,并给出了相应 的解决方案。 表 1 常见信号完整性(SI)问题及解决方法 问题 过大的上冲 直流电压电平 不好 过大的串扰 传播时间过长 可能原因 解决方法 变更的解决方法 终端阻抗不匹配 终端端接 使用上升时间缓慢的驱动源 线上负载过大 以交流负载替换直流负 使用能提供更大驱动电流的 载 驱动源 线间耦合过大 使用上升时间缓  慢的主动驱动源 在被动接收端端接,  重新布线或检查地平面 传输线距离太长, 没有开关动作 替换或重新布线, 检查串行端接 使用阻抗匹配的驱动源, 变更布线策略 3、理解和使用IBIS模型 如何在PCB板做板之前分析验证板级信号完整性(SI)问题,是设计成功的关键。这就需要用 于SI分析的包含各种参数的准确模型。大多数SI分析工具都可将PCB板作为板材料和布线几何 形状的函数进行分析计算,但是得到一个能够反映板上元件、连接器、电缆等器件的好模型 却相对较难,IBIS模型可以帮助设计者在存在SI约束的设计中获取准确原信息以进行分析和 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_1.HTM[2009-6-8 8:40:45] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(一) 计算。 IBIS(Input/Output Buffer InformationSpecification)模型是一种基于V/I曲线的对I/O BUFFER快速准确建模的方法,是反映芯片驱动和接收电气特性的一种国际标准,它提供一种 标准的文件格式来记录如驱动源输出阻抗、上升 /下降时间及输入负载等参数,非常适合做 振铃和串扰等高频效应的计算与仿真。IBIS规范最初由一个被称为IBIS开放论坛的工业组织 编写,这个组织是由一些EDA厂商、计算机制造商、半导体厂商和大学组成的。IBIS的版本发 布情况为:1993年4月第一次推出Version1.0版,1994年6月在San Diego 通过了 Version 2.0版,同年12月升级为Version2.1版,1995年15月其Version2.1版成为ANSI/EIA-656标 准,1997年6月发布了Version3.0版,同年9月被接纳为IEC62012-1 标准,1998年升级为 Version3.1版,1999年1月推出了当前最新的版本Version3.2版。 现在已有多家半导体器件生产厂家及CAE/EDA公司支持此IBIS规范,提供不同器件的IBIS模型 及软件仿真工具,如 Mentor Graphics 公司既提供使用IBIS模型的仿真工具 Interconnect Synthesis,同时提供 Zeelan 的IBIS的仿真模型库,另外还可根据用户的特殊需求定制相应 器件的IBIS模型。  IBIS本身只是一种文件格式,它说明在一标准的IBIS文件中如何记录一个芯片的驱动器和接 收器的不同参数,但并不说明这些被记录的参数如何使用,这些参数需要由使用IBIS模型的 住址工具来读取。欲使用IBIS进行实际的仿真,需要先完成以下四件工作: (1)获取有关芯片驱动器和接收器的原始信息源;  (2)获取一种将原始数据转换为IBIS格式的方法;  (3)提供用于仿真的可被计算机识别的布局布线信息; (4)提供一种能够读取IBIS和布局布线格式并能够进行分析计算的软件工具。 IBIS是一种简单直观的文件格式,很适合用于类似于Spice(但不是Spice,因为IBIS文件格 式不能直接被Spice工具读取)的电路仿真工具。它提供驱动器和接收器的行为描述,但不泄 漏电路内部构造的知识产权细节。换句话说,销售商可以用IBIS模型来说明它们最新的门级 设计工作,而不会给其竞争对手透露过多的产品信息。并且,因为IBIS是一个简单的模型, 当做简单的带负载仿真时,比相应的全Spice三级管级模型仿真要节省10~15倍的计算量。 IBIS提供两条完整的V-I曲线分别代表驱动器为高电平和低电平状态,以及在确定的转换速度 下状态转换曲线。V-I曲线的作用在于为IBIS提供保护二极管、TTL图腾柱驱动源和射极跟随 输出等非线性效应的建模能力。由上可知,IBIS模型的优点可以概括为: · 在I/O非线性方面能够提供准确的模型,同时考虑了封装的寄生参数与ESD结构; · 提供比结构化的方法更快的仿速度;  · 可用于系统板级或多板信号完整性分析仿真。可用IBIS模型分析的信号完整性问题包括: 串扰、反射、振铃、上冲、下冲、不匹配阻抗、传输线分析、拓扑结构分析。IBIS尤其能够 对高速振铃和串扰进行准确精细的仿真,它可用于检测最坏情况的上升时间条件下的信号行 为及一些用物理测试无试无法解决的情况; · 模型可以免费从半导体厂商处获取,用户无需对模型付额外开销;  file:///D|/Backup/我的文档/pcb布线经验总结精华/019_1.HTM[2009-6-8 8:40:45] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(一) · 兼容工业界广泛的仿真平台。 当然,IBIS不是完美的,它也存在以下缺点:  · 许多芯片厂商缺乏对IBIS模型的支持。而缺乏IBIS模型,IBIS工具就无法工作。虽然IBIS 文件可以手工创建或通过Spice模型自动转换,但是如果无法从厂家得到最小上升时间参数, 任何转换工具都无能为力;  · IBIS不能理想地处理上升时间受控的驱动器类型的电路,特别是那些包含复杂反馈的电 路;  · IBIS缺乏对地弹噪声的建模能力。IBIS模型2.1版包含了描述不同管脚组合的互感,从这 里可以提取一些非常有用的地弹信息。它不工作的原因在于建模方式,当输出由高电平向低 电平跳变时,大的地弹电压可以改变输出驱动器的行为。 伴随着大量的信号完整性问题的出现,IBIS已成为一种应用越来越广泛的器件仿真模型。许 多公司、IBIS实用工具,主要的IBIS实用工具有:  · IBISCHK,是IBIS模型的语法分析器,用来检查IBIS模型的语法错误; · S2iplt,此工具可以以图形方式显示IBIS模型的V/I曲线,它是属于UNIX版本的;  · S2IBIS,此工具可以将现有的HSPICE、PSPICE或SPICE3模型转换为IBIS模型; · Visual IBIS Editor,是Hyperlynx公司开发的基于Windows平台的 IBIS模型编辑、语法 检查及V/I曲线显示工具。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/019_1.HTM[2009-6-8 8:40:45] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计 (一) 混合信号PCB的分区设计 (二) 高速电子线路的信号完整性设计(二) PCB设计经验点滴 4、信号发射与端接技术 印制电路板的可靠性设计— 4.1、 信号反射的形成 地线设计 传输线上的阻抗不连续会导致信号反射,我们以图2所示的理想传输线模型来分析与信号反射有关的重要 印制电路板的可靠性设计- 参数。图中,理想传输线L被内阻为R0的数字信号驱动源VS驱动,传输线的特性阻抗为Z0,负载阻抗为 去耦电容配置 RL。 印制电路板设计原则和搞干 扰措施 PCB业余制作基本方法和工 艺流程 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 理想的情况是当R0=Z0=RL时,传输线的阻抗是连续 的,不会发生任何反射,能量一半消耗在源内阻R0上, 另一半消耗在负载电阻RL上(传输线无直流损耗)。如 果负载阻抗大于传输线的特性阻抗,那么负载端多余的 能量就会反射回源端,由于负载端没有吸收全部能量, 故称这种情况为欠阻尼。如果负载阻抗小于传输线的特 性阻抗,负载试图消耗比当前源端提供的能量更多的能 高质量PCB设计 量,故通过反射来通知源端输送更多的能量,这种情况称为过阻尼。欠阻尼和过阻尼都会引起反向传播 电路板布局、布线和安装的 的波形,某些情况下在传输线上会形成驻波。当Z0=RL时,负载完全吸收到达的能量,没有任何信号反 抗ESD设计规则 射回源端,这种情况称为临界阻尼。从系统设计的角度来看,由于临界阻尼情况很难满足,所以最可靠 嵌入式开关电源的PCB设计 适用的方式轻微的过阻尼,因为这种情况没有能量反射回源端。  确保信号完整性的电路板设 负载端阻抗与传输线阻抗不匹配会在负载端(B点)反射一部分信号回源端(A点),反射电压信号的幅 计准则 值由负载反射系数ρL决定,见下式: 印刷布线图的基本设计方法 和原则要求 ............................................................(1) 值得注意的单片机控制板的 式中,ρL称为负载电压反射系数,它实际上是反射电压与入射电压之比。  file:///D|/Backup/我的文档/pcb布线经验总结精华/019_2.HTM[2009-6-8 8:40:47] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 设计原则 高速PCB设计指南之一 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 由式(1)可见,-1≤ρL≤+1,且当RL=Z0时,ρL=0,这时就不会发生反射。即,只要根据传输线的 特性阻抗进行终端匹配,就能消除反射。从原理上说,反射波的幅度可以大到入射电压的幅度,极性可 正可负。当RL〈Z0时,ρL<0,处于过阻尼状态,反射波极性为负;当RL>Z0时,ρL>0,处于欠阻尼状 态,反射波极性为正。 当从负载端反射回的电压到达源端时,又将再次反射回负载端,形成二次反射波,此时反射电压的幅值 由源反射系数ρS决定,见下式:  ............................................................(2) 高速PCB设计指南之八 高速电子线路的信号完整性 4.2、阻抗匹配与端接方案 设计(一) 4.2.1、典型的传输线端接策略 高速电子线路的信号完整性 由以上分析可知,在高速数字系统中,传输线上阻抗不匹配会引起信号反射,减小和消除反射的方法是 设计(二) 根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配,从而使源反射系数或负载反射系数为 零。 高速电子线路的信号完整性 设计(三) 传输线的长度符合下式的条件应使用端接技术。 布线技巧  ..............................................................(3) 编解码电路板设计指南 式中,L为传输线线长,tr为源端信号的上升时间,tpdL为传输线上每单位长度的带载传输延迟。即当tr 小于2TD时,源端完整的电平转移将发生在从传输线的接收端反射回源端的反射波到达源端之前,这时需 要使用端接匹配技术,否则会在传输线上引起振铃。  传输线的端接通常采用两种策略:(1)使负载阻抗与传输线阻抗匹配,即并行端接(2)使源阻抗与传 输线阻抗匹配,即串行端接。即如果负载反射系数或源反射系数二者任一为零,反射将被消除。从系统 设计的角度,应首选策略1,因其是在信号能量反射回源端之前在负载端消除反射,即使ρL=0,因而消 除一次反射,这样可以减小噪声、电磁干扰(EMI)及射频干扰(RFI),而策略2则是在源端消除由负载 端反射回来的信号,即使ρS=0和ρL=1(负载端不加任何匹配),只是消除二次反射,在发生电平转 移时,源端会出现持续时间为2TD的半波波形,不过由于策略2实现简单方便,在许多应用中也被广泛采 用。两种端接策略各有其优缺点,以下就简要介绍这两类主要的端接方案。 (1)并行端接  并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配,根据不同的应用 环境,并行端接又可分为以下几种类型:  (I)简单的并行端接 这种端接方式是简单地在负载端加入一下拉到GROUND 的电阻RT(RT=Z0)来实现匹配,如图3所示。采用 此端接的条件是驱动端必须能够提供输出高电平时的 驱动电流以保证通过端接电阻的高电平电压满足门限 电压要求。在输出为高电平状态时,这种并行端接电路消耗的电流过大,对于50Ω的端接负载,维持TTL file:///D|/Backup/我的文档/pcb布线经验总结精华/019_2.HTM[2009-6-8 8:40:47] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 高电平消耗电流高达48mA,因此一般器件很难可靠地支持这种端接电路。   (II)戴维宁(Thevenin)并行端接 戴维宁(Thevenin)端接即分压器型端接,如图4 示。它采用上拉电阻R1和下拉电阻R2构成端接电阻, 通过R1和R2吸收反射。R1和R2阻值的选取由下面的条 件决定。R1的最大值由可接受的信号的最大上升时间 (是RC充放电时间常数的函数)决定,R1的最小值由 驱动源的吸电流数值决定。R2的选择应满足当传输线 断开时电路逻辑高电平的要求。戴维宁等效阻抗可表示为:     ..................................................................(4) 这里要求RT等于传输线阻抗Z0以达到最佳匹配。此端接方案虽然降低了对源端器件驱动能力的要求,但 却由于在VCC和GROUND之间连接的电阻R1和R2从而一直在从系统电源吸收电流,因此直流功耗较大。 (III)主动并行端接 在此端接策略中,端接电阻RT(RT=Z0)将负载端信 号拉至一偏移电压VBIAS,如图5所示。VBIAS的选择 依据是使输出驱动源能够对高低电平信号有汲取电流 能力。这种端接方式需要一个具有吸、灌电流能力的 独立的电压源来满足输出电压的跳变速度的要求。在 此端接方案中,如偏移电压VBIAS为正电压,输入为 逻辑低电平时有DC直流功率损耗,如偏移电压VBIAS为副电压,则输入为逻辑高电平时有直流功率损耗。     (IV)并行AC端接 如图6所示,并行AC端接使用电阻和电容网络(串联 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_2.HTM[2009-6-8 8:40:47] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 功耗。  RC)作为端接阻抗。端接电阻R要小于等于传输线阻 抗Z0,电容C必须大于100pF,推荐使用0.1uF的多层 陶瓷电容。电容有阻低频通高频的作用,因此电阻R 不是驱动源的直流负载,故这种端接方式无任何直流 (V)二极管并行端接  某些情况可以使用肖特基二极管或快速开关硅管进行传输线端接,条件是二极管的开关速度必须至少比 信号上升时间快4倍以上。在面包板和底板等线阻抗不好确定的情况下,使用二极管端接即方便又省时。 如果在系统调试时发现振铃问题,可以很容易地加入二极管来消除。 典型的二极管端接如图7所示。肖特基二极管的低正 向电压降Vf(典型0.3到0.45V)将输入信号钳位到 GROUND-Vf和VCC+Vf之间。这样就显著减小了信号 的过冲(正尖峰)和下冲(负尖峰)。在某些应用中 也可只用一个二极管。  二极管端接的优点在于:二极管替换了需要电阻和电 容元件的戴维宁端接或RC端接,通过二极管钳位减小 过冲与下冲,不需要进行线的阻抗匹配。尽管二极管的价格要高于电阻,但系统整体的布局布线开销也 许会减少,因为不再需要考虑精确控制传输线的阻抗匹配。二极管端接的缺点在于:二极管的开关速度 一般很难做到很快,因此对于较高速的系统不适用。 (2)串行端接 串行端接是通过在尽量靠近源端的位置串行插入一个电阻RS(典型10Ω到75Ω)到传输线中来实现的, 如图8所示。串行端接是匹配信号源的阻抗,所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传 输线阻抗(轻微过阻尼)。即 ...............................................(5) 这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号(负载端输入高阻,不吸收能量)再 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_2.HTM[2009-6-8 8:40:47] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 从源端反射回负载端。  串行端接的优点在于:每条线只需要一个端接电阻,无需与电源相连接,消耗功率小。当驱动高容性负 载时可提供限流作用,这种限流作用可以帮助减小地弹噪声。串行端接的缺点在于:当信号逻辑转换 时,由于RS的分压作用,在源端会出现半波幅度的信号,这种半波幅度的信号沿传输线传播至负载端, 又从负载端反射回源端,持续时间为2TD(TD为信号源端到终端的传输延迟),这意味着沿传输线不能加 入其它的信号输入端,因为在上述2TD时间内会出现不正确的逻辑态。并且由于在信号通路上加接了元 件,增加了RC时间常数从而减缓了负载端信号的上升时间,因而不适合用于高频信号通路(如高速时钟 等)。 4.2.2、多负载的端接 在实际电路中常常会遇到单一驱动源驱动多个负载的情况,这时需要根据负载情况及电路的布线拓扑结 构来确定端接方式和使用端接的数量。一般情况下可以考虑以下两种方案。  如果多个负载之间的距离较近,可通过一条传输线与驱动端连接,负载都位于这条传输线的终端,这时 只需要一个端接电路。如采用串行端接,则在传输线源端加入一串行电阻即可,如图9a所示。 如采用并行端接(以简单并行端接为例),则端接应置于离源端距离最远的负载处,同时,线网的拓扑 结构应优先采用菊花链的连接方式,如图9b所示。 如果多个负载之间的距离较远,需要通过多条传输线 与驱动端连接,这时每个负载都需要一个端接电路。如采用串行端接,则在传输线源端每条传输线上均 加入一串行电阻,如图10a所示。如采用并行端接(以简单并行端接为例),则应在每一负载处都进行端 接,如图10b所示。  4.2.3、 不同工艺器件的端接策略  阻抗匹配与端接技术方案随着互联长度和电路中逻辑器件的家族在不同也会有所不同,只有针对具体情 况,使用正确适当的端接方法才能有效地减小信号反射。  一般来说,对于一个CMOS工艺的驱动源,其输出阻抗值较稳定且接近传输线的阻抗值,因此对于CMOS器 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_2.HTM[2009-6-8 8:40:47] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 件使用串行端接技术就会获得较好的效果。而TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗 有所不同,这时,使用并行戴维宁端接方案则是一种较好的策略。ECL器件一般都具有很低的输出阻抗, 因此,在ECL电路的接收端使用一下拉端接电阻(下拉电平需要根据实际情况选取)来吸收能量则是ECL 电路的通用端接技术。 当然,上述方法也不是绝对的,具体电路上的差别、网络拓扑结构的选取、接收端的负载数等都是可以 影响端接策略的因素,因此在高速电路中实施电路的端接方案时,需要根据具体情况通过分析仿真来选 取合适的端接方案以获得最佳的端接效果。  4.3、端接技术的仿真分析  下面针对典型的振铃现象,给出了不同端接方案下的信号仿真结果。以下对端接问题的仿真,仿真软件 采用MentorGraphics公司的信号完整性分析工具InterconnectSynthesis(IS),仿真基本条件为:顶层 微带传输线,线宽=6mils,线长=5inches,PCB板为4层板(中间两层为电源层),电介质介电常数为 4.0,微带线阻抗控制50Ω,信号驱动器和接收器均使用TTL_S工艺器件的IBIS模型。 图11所示为未使用端接技术的电路中常见的振铃现 象,图中标记"1"箭头所指的波形为信号源端的波 形,标记"2"箭头所指的波形为信号负载端的波 形,由图可见,信号的负载端有明显的振铃现象。 图12仿真了对同一电路使用不同的端接方式后,信 号源端与负载端的波形,图中左边图(a)为信号 驱动端的波形,右边图(b)为信号负载端的波 形。在这两幅图中,标记"1"箭头所指的波形为未 加端接前信号驱动端与负载端的波形,标记"2"箭 头所指的波形为使用串行端接(端接电阻50Ω)后 的信号波形,标记"3"箭头所指的波形为使用戴维 宁端接(上拉电阻100Ω,下拉电阻100Ω)后的信 号波形,标记"4"箭头所指的波形为使用简单的并行端接(下拉电阻50Ω)后的信号波形,标记"5"箭头 所指的波形为使用并行AC端接(下拉电阻50Ω,电容0.1uF)后的信号波形。由图可见,使用这几种阻抗 匹配端接技术后都不同程度地抑制了信号反射,从而减小了振铃,这说明在存在较大反射的电路中使用 端接技术能够收到很好的效果。但是同时也应注意到,不同的端接技术对信号的影响也是有差别的,如 图中标记"2"箭头所指的波形是使用了串行端接后的波形,可以看出信号的上升沿变缓了,而图中标 记"3"箭头所指的波形是使用了戴维宁端接后的波形,此时信号的低电平已经接近低电平门限,这样的信 号在实际电路中是不可靠的。可见,对于同一电路,使用不同的端接技术均可以达到减小信号反射的效 果,但同时也应注意到这种端接技术本身对信号的影响,只有根据信号质量的要求并综合考虑端接技术 对信号的影响,才能得到最佳的端接匹配效果。 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_2.HTM[2009-6-8 8:40:47] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/019_2.HTM[2009-6-8 8:40:47] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 高速电子线路的信号完整性设计(三) 印制电路板的可靠性设计—地线设 计 5、串扰分析 印制电路板的可靠性设计-去耦电 当今飞速发展的电子设计领域,高速化和小型化已经成为一种趋势。如何在缩小电子系统体积的同 容配置 时,保持并提高系统的速度与性能成为摆在设计者面前的一个重要课题。信号频率变高,边沿变 印制电路板设计原则和搞干扰措施 陡,印刷电路板尺寸变小,布线密度加大等都使得串扰越来越成为一个值得关注的问题。而随着电 PCB业余制作基本方法和工艺流程 子工程师不断把设计推向技术与工艺的极限,串扰分析就变得越来越重要。本节讨论的串扰问题是 PCB新技术 印制线路板问题 高频电路布线技巧 电子产品设计中的考虑种种 高质量PCB设计 电路板布局、布线和安装的抗ESD 设计规则 嵌入式开关电源的PCB设计 高速、高密度电路设计中需要重点考虑的问题,下面的仿真结果均是使用Mentor Graphics公司的 Interconnect Synthesis(IS)软件完成的。 5.1、串扰的基本概念  串扰是指当信号在传输线上传播时,因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰。过 大的串扰可能引起电路的误触发,导致系统无法正常工作。  串扰是由电磁耦合形成的,耦合分为容性耦合和感性耦合两种。容性耦合是由于干扰源 (Aggressor)上的电压变化在被干扰对象(Victim)上引起感应电流从而导致的电磁干扰,而感 性耦合则是由于干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干 扰。因此,信号在通过一导体时会在相邻的导体上引起两类不同的噪声信号:容性耦合信号与感性 确保信号完整性的电路板设计准则 耦合信号。 印刷布线图的基本设计方法和原则 5.2、几种典型情况的串扰分析 要求 我们以图13为例,先来介绍一下串扰的有关术语。图中如果位于A点的驱动源称为干扰源 值得注意的单片机控制板的设计原 (Aggressor),则位于D点的接收器称为被干扰对象(Victim),A、B之间的线网称为干扰源网 则 络,C、D之间的线网称为被干扰对象网络;反之,如果位于C点的驱动源称为干扰源 高速PCB设计指南之一 (Aggressor),则位于B点的接收器称为被干扰对象(Victim),C、D之间的线网称为干扰源网 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 络,A、B之间的线网称为被干扰对象网络。当干扰源状态变化时,会在被干扰对象上产生一串扰脉 冲,在高速系统中,这种现象很普遍。  为方便下面的仿真,我们组成构造如下的仿真条件:电路布局布线严格按照图13中两线系统的结 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_3.HTM[2009-6-8 8:40:42] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 高速PCB设计指南之八 高速电子线路的信号完整性设计 (一) 高速电子线路的信号完整性设计 (二) 高速电子线路的信号完整性设计 (三) 布线技巧 编解码电路板设计指南 构,设两线的线宽均为W,两线的线间距为P,而两线的平行长度为L,如不特殊说明,W、P和L的 取值分别为W=5mils,P=5mils,L=1.3inches,两线均为顶层微带传输线。PCB板的参数设置为: 电介质介电常数εr为4.5,为8层板(4个信号层和4个电源层),8层板的顺序为:1层顶层信号 层,2层电源层(GROUND),3层中间信号层,4层电源层(VCC),5层电源层(GROUND),6层中 间信号层,7层电源层(VCC),8层底层信号层。各层之间的电介质厚度均为7.2mil。信号驱动器 和接收器均使用标准TTL工艺器件的IBIS模型。以下仿真将AB线网看作干扰源网络,其信号频率为 f1,而将CD线网看作被干扰对象网络,其信号频率为f2,f1和f2的缺省频率均为20MHz。  (1)电流流向对串扰的影响  串扰是与方向有关的,其波形是电流流动方 向的函数,这里我们作了两种情况的信号仿 真。第一种情况是干扰源线网与被干扰对象 线网的电流流向相同,第二种情况是干扰源 线网与被干扰对象线网的电流流向相反(AB线网中的驱动源与负载互换位置,即位于B点的为驱动 源,而位于A点的为负载)。在这两种情况下,AB和CD线网都加入20MHz的信号,表5.4给出了远端 D点的串扰峰值,串扰的波形仿真结果如图14所示。图中,左边图(a)所示为电流流向为同向时 的串扰波形,右边图(b)所示为电流流向为反向时的串扰波形,标记"1"和标记"2"箭头所指的波 形分别为被干扰对象远端D点和近端C点的串扰信号波形。  表2 电流流向不同时的峰值串扰 仿真情况 f1(MHz) f2(MHz) 电流流向为同向 20 20 电流流向为反向 20 20 远端串扰峰值(mV) 260.7 357.4 表2 由仿真结果可知,电流流向为反向时的串扰(远端串扰峰值为357.4mV)要大于电流流向为同向时 的串扰(远端串扰峰值为260.7mV),即图14中AB线网的驱动源与负载交换位置后,虽然信号的频 率没有改变,但是在被干扰对象上的串扰却加大了。同时由图14可以看到,当改变干扰源信号线上 电流的流动方向后,在被干扰对象上的串扰极性也改变了。这说明被干扰对象上的串扰电压的大小 和极性都是与相应干扰源上信号的电流流向有关的。 另外,我们还发现在被干扰对象的负载端D点的串扰幅值大于被干扰对象驱动端C点的串扰幅值, 这说明远端串扰是感应耦合累积的结果,因此一般大于近端串扰,这也是为什么被干扰对象线网的 远端D点通常被作为考察线网峰值串扰电压大小的位置,且在串扰抑制中需要被重点考虑的原因。 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_3.HTM[2009-6-8 8:40:42] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) (2)两线间距P与两线平行长度L对串扰大小的影响 对于图13所示的两线系统,我们进行了三种情况的仿真:第一种情况是在两线间距和平行长度不变 的条件下,探测被干扰对象的串扰;第二种情况是在两线平行长度不变的前提下,将两线间距增加 到10mils,然后探测被干扰对象的串扰;第三种情况是在两线间距不变的条件下,将两线的平行长 度增加到2.6inches,然后探测被干扰对象的串扰。对以上三种情况的仿真,线网AB上的信号频率 均为100MHz。表3为相应的仿真条件与被干扰对象远端D点的串扰峰值,图15为两线间距P和平行长 度L取不同值时,被干扰对象网络上驱动端与负载端的串扰波形。图中,标记"1"箭头所指的波形 为两线间距P和平行长度L不变时所对应的初始条件下的串扰信号,而标记"2"和标记"3"箭头所指 的波形分别为两线平行长度L不变、间距P增大一倍和两线间距不变、平行长度增大一倍时所对应 的串扰信号。 由仿真结果可见,当两线的间距拉大时(P由5mils变为10mils),串扰明显地减小了,而当两线 的平行长度加长时(L由1.3inches变为2.6inches),串扰显著增大了。由此可知,串扰电压的大 小与两线的间距成反比,而与两线的平行长度成正比,但却不是完全的倍数关系。在实际高速电路 中进行布线时,当布线空间较小或布线密度较大时,应慎重对待信号线之间的串扰问题,因为高频 信号线对与其相邻的信号线的串扰可能会导致门级的误触发,而这样的问题在电路调试的过程中是 很难被轻易发现并妥善解决的。因此,在布线资源允许的条件下,应近可能地拉开线间距(差分线 除外)并减小两根或多根信号线的平行长度,必要时可采用固定最大平行长度推挤的布线方式(也 称jog式走线),即对于平行长度很长的两根信号线,在布线时可以间断式地将间距拉开,这样既 可以节省紧张的布线资源,又可以有效地抑制串扰,走线示意图如图16所示。 表3 两线间距P和平行长度L取不同值时的峰值串扰 f1(MHz)P f2(MHz) L(inch) (mil) 远端串扰峰值 (mV) file:///D|/Backup/我的文档/pcb布线经验总结精华/019_3.HTM[2009-6-8 8:40:42] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 100 20 1.3 5 100 20 1.3 10 100 20 2.6 5 表3 308.5 195.6 455.9   (3)干扰源信号频率及上升时间对串扰的影响 干扰源信号的频率变化会对被干扰对象上的串扰产生一定的影响,这里对图13中干扰源网络AB上的 信号频率f1分别取20MHz、50MHz、100MHz、200MHz、300MHz、400MHz、500MHz等频率值时,被干扰 对象上的串扰进行了仿真,仿真结果见表4,同时图17给出了f1分别取 20MHz、100MHz、300MHz、500MHz时的串扰波形,这4种频率所对应的波形分别为标 记"1"、"2"、"3"、"4"箭头所指的波形。 表4 干扰源信号频率取不同值时对应的峰值串扰 f1(MHz) 20 50 100 200 300 400 400 远端串扰峰值 (mV) 260.7 275.7 308.5 286.2 833.1 1168.1 1171.7 表4 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_3.HTM[2009-6-8 8:40:42] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 由仿真结果可见,随着干扰源信号频率的增加,被干扰对象上的串扰幅值也随之增加,当干扰源信 号频率取值为100MHz以上时,峰值串扰增加得很快,而当其频率为300MHz以上时,被干扰对象上的 串扰已经达到了无法容忍的程度。这说明被干扰对象上的串扰电压与干扰源信号的频率取值成正 比,当干扰源频率大于100MHz时,必须采取必要的措施来抑制串扰。同时,由图17还可以看出,当 干扰源频率大到一定程度时,如图中标记"4"箭头所指的波形,它对应的干扰源频率为500MHz,这 时可以明显看出被干扰对象的近端C点的串扰已经大于其远端D点的串扰,这说明此时容性耦合已 经超过感性耦合而成为主要的干扰因素,这种情况下不但要象通常一样关心远端串扰,而且需要谨 慎处理经常容易被忽略的近端串扰。  由上面的分析仿真可知,干扰源频率的增加会导致串扰的增加,但这是否就意味着干扰源频率较低 时,它对被干扰对象的串扰影响就较低呢?答案是否定的。因为存在着一项容易被忽视的对串扰影 响极大的因素,它就是干扰源线网中驱动源的上升/下降时间,图18是对同一布线结构所作的仿 真,不同的是图(a)和图(b)中使用了两个不同的干扰源。对于左边图(a)中的串扰仿真,干 扰源采用的驱动源是早期工艺的器件,其上升时间为6ns左右,而右边图(b)中的串扰仿真则是 基于一个具有0.5ns上升时间的驱动源进行的,图中标记"1"和标记"2"箭头所指分别为被干扰对象 远端和近端的串扰波形。由图可见,对于上升时间不同的驱动源,被干扰对象的远端串扰峰值由图 (a)中的不到0.5V上升到图(b)中的接近3V。在此例中,电路的布局布线结构及其它有关的物 理参数都没有改变,而干扰源信号的频率不管取多么低的频率值,只要采用具有0.5ns上升时间的 驱动源,被干扰对象都会有较大的串扰产生,图5.42的仿真结果都是基于干扰源频率f1=20MHz时作 出的。由此可见,在数字电路中,除了信号频率对串扰有较大影响外,信号的上升/下降时间或边 沿变化(上升沿和下降沿)对串扰的影响更大,边沿变化越快,串扰越大。由于在现代高速数字电 路的设计中,具有快速上升时间的器件的应用越来越广泛,因此对于这类器件,即使其信号频率不 高,在布线时也应认真对待以防止过大的串扰产生。 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_3.HTM[2009-6-8 8:40:42] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) (4)地平面对串扰的影响  在当今高速系统的设计实现中,多层PCB板已经被广泛地用于电路的布局布线中,采用多层PCB板 的最大优点是可以在有限面积的条件下,极大地提高布线资源,设计中使用的元器件在布局时即使 摆放的很密,也可以通过多层信号走线来实现互连,从而使系统的小型化成为现实。多层PCB板一 般都包括若干个信号层和若干个电源层,多个信号层和电源层的叠放顺序没有特殊规定,但通常是 通过叠放顺序来构成标准的微带传输线和带状传输线。对于微带传输线和带状传输线来说,与之相 邻的一般都有一个电源平面,相应信号层与电源层之间是用电介质填充的。我们知道,这个电介质 层的厚度是影响传输线特性阻抗的重要因素,当它变厚时,传输线特性阻抗变大,当它变薄时,传 输线特性阻抗变小。实际上,电介质层的厚度对串扰的影响也十分显著,这里对图13中的两线系统 在布线时分别采用微带传输线(第一层)和带状传输线(第三层)两种布线结构进行了仿真,这两 种情况除了使用不同的布线层以外,其它条件如两线平行长度、间距、信号频率等均不变。因为二 者相邻的电源平面均有地平面,我们通过改变传输线信号层与地平面层之间电介质的厚度(第一层 和第二层之间电介质层的厚度,第二层和第三层之间电介质层的厚度)来观察串扰的变化。仿真结 果为电介质厚度取三个典型值3.6mils、7.2mils、14.4mils时相应微带传输线和带状传输线上的串 扰。图19和图20分别为微带传输线和带状传输线上相对不同电介质层厚度的串扰波形,图中标 记"1"、"2"、"3"箭头所指分别为电介质层厚度取14.4mils、7.2mils、3.6mils时相应的被干扰对 象的近端串扰波形(图a)和远端串扰波形(图b)。表5给出了被干扰对象的远端峰值串扰。 file:///D|/Backup/我的文档/pcb布线经验总结精华/019_3.HTM[2009-6-8 8:40:42] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 表5 传输线离地平面的不同距离对应的远端峰值串扰 传输线离地平面的距离 3.6 (mils) 7.2 14.4 微带传输线 39.9mV 114.8mV 257.9mV 带状传输线 22mV 57.9mV 160.7mV 由仿真结果可见,传输线与地平面的距离,即传输线与地平面之间的电介质层的厚度对串扰的影响 很大,对于同一布线结构,当电介质层的厚度增大一倍时,串扰明显加大了,反之,当电介质层厚 度减小时,串扰有明显减小。另外,由表5可以看出,对于同样的电介质层厚度,带状传输线的串 扰要小于微带传输线的串扰,由此可知,地平面对不同结构的传输线的影响也是不同的。因此在高 速电路布线时,如带状传输线的阻抗控制能够满足要求,那么使用带状传输线可以比使用微带传输 线获得更好的串扰抑制效果。 5.3、针对串扰的几点重要结论  通过以上分析与串扰仿真结果,这里总结出了一些关于串扰的重要结论,了解这些结论对于高速设 计是非常重要的。  首先,串扰具有如下特性: 串扰是线间的信号耦合,在串扰存在的信号线中,干扰源常常也是被干扰对象,而被 干扰 对象同时也是干扰源; file:///D|/Backup/我的文档/pcb布线经验总结精华/019_3.HTM[2009-6-8 8:40:42] coolbor工作室——PCB设计(经验文章)——高速电子线路的信号完整性设计(三) 串扰分为后向串扰和前向串扰两种,传输线上任意一点的串扰为二者之和。对于有着 理想 的地平面的带状传输线,由于它对于感性耦合和容性耦合有着很好的平衡,因此感性耦合 与容性耦合产生的电流大小相等、方向相反,从而使得前向串扰相互抵消,反向串扰相对 加强。而对于非理想地平面或微带传输线,由于感性耦合的影响要大于容性耦合,从而使 得前向串扰极性为负、幅值变大; 串扰大小与线间距成反比,与线平行长度成正比; 串扰随电路中负载的变化而变化,对于相同的拓扑结构和布线情况,负载越大,串扰 越 大; 串扰与信号频率成正比,在数字电路中,信号的边沿变化(上升沿和下降沿)对串扰 的影 响最大,边沿变化越快,串扰越大; 反向串扰在低阻抗驱动源处会向远端反射; 对于多条平行线的情况,其中某一线上的串扰为其它各条线各自对其串扰的综合结 果,某 些情况下,串扰可以对消; 对于传输周期信号的信号线,串扰也是周期性的。 其次,针对以上这些串扰的特性,可以 归纳出几种减小串扰的主要方法: 加大线间距,减小线平行长度,必要时可以以jog方式走线; 高速信号线在满足条件的情况下,加入端接匹配可以减小或消除反射,从而减小串扰; 对于微带传输线和带状传输线,将走线高度限制在高于地线平面10mil以内,可以显 著减 小串扰; 在布线空间允许的条件下,在串扰较严重的两条线之间插入一条地线,可以起到隔离 的作 用,从而减小串扰。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/019_3.HTM[2009-6-8 8:40:42] coolbor工作室——PCB设计(经验文章)——布线技巧 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号PCB的分区设计(一) 混合信号PCB的分区设计(二) PCB设计经验点滴 布线技巧 印制电路板的可靠性设计—地线设计 印制电路板的可靠性设计-去耦电容配 在PCB设计中,布线是完成产品设计的重要步骤,可以说前面的准备工作都是为它而做的, 置 在整个PCB中,以布线的设计过程限定最高,技巧最细、工作量最大。PCB布线有单面布线、 印制电路板设计原则和搞干扰措施 双面布线及多层布线。布线的方式也有两种:自动布线及交互式布线,在自动布线之前, 可 PCB业余制作基本方法和工艺流程 PCB新技术 印制线路板问题 以用交互式预先对要求比较严格的线进行布线,输入端与输出端的边线应避免相邻平行, 以 免产生反射干扰。必要时应加地线隔离,两相邻层的布线要互相垂直,平行容易产生寄生耦 合。 高频电路布线技巧 电子产品设计中的考虑种种 自动布线的布通率,依赖于良好的布局,布线规则可以预先设定, 包括走线的弯曲次数、导 通孔的数目、步进的数目等。一般先进行探索式布经线,快速地把短线连通, 然后进行迷宫 高质量PCB设计 式布线,先把要布的连线进行全局的布线路径优化,它可以根据需要断开已布的线。 并试着 电路板布局、布线和安装的抗ESD设计 重新再布线,以改进总体效果。 规则 嵌入式开关电源的PCB设计 确保信号完整性的电路板设计准则 对目前高密度的PCB设计已感觉到贯通孔不太适应了, 它浪费了许多宝贵的布线通道,为解 决这一矛盾,出现了盲孔和埋孔技术,它不仅完成了导通孔的作用, 还省出许多布线通道使 布线过程完成得更加方便,更加流畅,更为完善,PCB 板的设计过程是一个复杂而又简单的 印刷布线图的基本设计方法和原则要求 过程,要想很好地掌握它,还需广大电子工程设计人员去自已体会, 才能得到其中的真谛。 值得注意的单片机控制板的设计原则 高速PCB设计指南之一 1 电源、地线的处理 高速PCB设计指南之二 高速PCB设计指南之三 高速PCB设计指南之四 高速PCB设计指南之五 高速PCB设计指南之六 高速PCB设计指南之七 既使在整个PCB板中的布线完成得都很好,但由于电源、 地线的考虑不周到而引起的干扰, 会使产品的性能下降,有时甚至影响到产品的成功率。所以对电、 地线的布线要认真对待, 把电、地线所产生的噪音干扰降到最低限度,以保证产品的质量。 对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因, 现只 对降低式抑制噪音作以表述: file:///D|/Backup/我的文档/pcb布线经验总结精华/020.HTM[2009-6-8 8:40:45] coolbor工作室——PCB设计(经验文章)——布线技巧 高速PCB设计指南之八 众所周知的是在电源、地线之间加上去耦电容。 高速电子线路的信号完整性设计(一) 尽量加宽电源、地线宽度,最好是地线比电源线宽,它们的关系是:地线>电源线>信号 高速电子线路的信号完整性设计(二) 线,通常信号线宽为:0.2~0.3mm,最经细宽度可达0.05~0.07mm,电源线为1.2~2.5 mm 高速电子线路的信号完整性设计(三) 对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能 布线技巧 编解码电路板设计指南 这样使用) 用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多 层板,电源,地线各占用一层。 2 数字电路与模拟电路的共地处理 现在有许多PCB不再是单一功能电路(数字或模拟电路),而是由数字电路和模拟电路混合构 成的。因此在布线时就需要考虑它们之间互相干扰问题,特别是地线上的噪音干扰。 数字电路的频率高,模拟电路的敏感度强,对信号线来说,高频的信号线尽可能远离敏感的 模拟电路器件,对地线来说,整人PCB对外界只有一个结点,所以必须在PCB内部进行处理 数、模共地的问题,而在板内部数字地和模拟地实际上是分开的它们之间互不相连,只是在 PCB与外界连接的接口处(如插头等)。数字地与模拟地有一点短接,请注意,只有一个连接 点。也有在PCB上不共地的,这由系统设计来决定。 3 信号线布在电(地)层上 在多层印制板布线时,由于在信号线层没有布完的线剩下已经不多,再多加层数就会造成浪 费也会给生产增加一定的工作量,成本也相应增加了,为解决这个矛盾,可以考虑在电 (地)层上进行布线。首先应考虑用电源层,其次才是地层。因为最好是保留地层的完整 性。 4 大面积导体中连接腿的处理 在大面积的接地(电)中,常用元器件的腿与其连接,对连接腿的处理需要进行综合的考 虑,就电气性能而言,元件腿的焊盘与铜面满接为好,但对元件的焊接装配就存在一些不良 隐患如:①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要,做 成十字花焊盘,称之为热隔离(heat shield)俗称热焊盘(Thermal),这样,可使在焊接 时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电(地)层腿的处理相同。 5 布线中网络系统的作用 在许多CAD系统中,布线是依据网络系统决定的。网格过密,通路虽然有所增加,但步进太 小,图场的数据量过大,这必然对设备的存贮空间有更高的要求,同时也对象计算机类电子 产品的运算速度有极大的影响。而有些通路是无效的,如被元件腿的焊盘占用的或被安装 file:///D|/Backup/我的文档/pcb布线经验总结精华/020.HTM[2009-6-8 8:40:45] coolbor工作室——PCB设计(经验文章)——布线技巧 孔、定们孔所占用的等。网格过疏,通路太少对布通率的影响极大。所以要有一个疏密合理 的网格系统来支持布线的进行。 标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸 (2.54 mm)或小于0.1英寸的整倍数,如:0.05英寸、0.025英寸、0.02英寸等。 6 设计规则检查(DRC) 布线设计完成后,需认真检查布线设计是否符合设计者所制定的规则,同时也需确认所制定 的规则是否符合印制板生产工艺的需求,一般检查有如下几个方面: 线与线,线与元件焊盘,线与贯通孔,元件焊盘与贯通孔,贯通孔与贯通孔之间的距离是否 合理,是否满足生产要求。 电源线和地线的宽度是否合适,电源与地线之间是否紧耦合(低的波阻抗)?在PCB中是否还 有能让地线加宽的地方。 对于关键的信号线是否采取了最佳措施,如长度最短,加保护线,输入线及输出线被明显地 分开。 模拟电路和数字电路部分,是否有各自独立的地线。 后加在PCB中的图形(如图标、注标)是否会造成信号短路。  对一些不理想的线形进行修改。 在PCB上是否加有工艺线?阻焊是否符合生产工艺的要求,阻焊尺寸是否合适,字符标志是否 压在器件焊盘上,以免影响电装质量。 多层板中的电源地层的外框边缘是否缩小,如电源地层的铜箔露出板外容易造成短路。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/020.HTM[2009-6-8 8:40:45] coolbor工作室——PCB设计(经验文章) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录   混合信号 PCB的分 区设计 (一) 编解码电路板设计指南 混合信号 下述注意事项和要求是混合信号电路板设计中非常实用的指导原则。 PCB的分 区设计 去耦与旁路  (二) 图1 为电源去耦与旁路的实例,需要强调的是,在芯片的引脚处(或至少在距离引脚的几个mm 内)必须安装低ESL(等效串 PCB设计 联电感)容量为10nF 到100nF 的表面贴装陶瓷电容。对于普通1oz 铜箔、10mil 宽的印制线有:电感约为1nH/mm,电阻约 经验点滴 为2mΩ/mm。 印制电路 板的可靠 性设计— 地线设计 印制电路 板的可靠 性设计- 去耦电容 配置 印制电路 板设计原 则和搞干 扰措施 PCB业余 制作基本 方法和工 艺流程 电源与接地层  图1:混合信号电源、接地和旁路 file:///D|/Backup/我的文档/pcb布线经验总结精华/021.HTM[2009-6-8 8:40:46] coolbor工作室——PCB设计(经验文章) PCB新技 术 要使开关电源远离ADC 、DAC 和模拟电路。有时,在芯片附近使用一个单独的5V 三端稳压器作为模拟电源比较好。在电路 印制线路 板边缘处加一个22uF 钽电容或铝电容有助于降低电源噪声和去耦扼流元件的ESR(等效串联电阻)引发的阻尼振荡。 板问题 ADI(Analog Devices) 建议采用接地层原理(数字地与模拟地分开),并且在相应的接地上布置单独的数字和模拟电源, 高频电路 但不要使层与层之间重叠(避免噪声的耦合)。两层之间应有2 mm 到3 mm 的空隙。这就意味着利用四层板包括各接地层 布线技巧 和电源层可组成一个内部高电容性夹层结构。这样,由各自的接地层和电源层构成了一个极其有效、低ESR 和ESL 的旁路 电子产品 电容,其电容量约为5pF/cm2(30pF/in2 )。IC 引脚通过焊盘和过孔直接通向适当的电源层和接地层。所有数字器件安装 设计中的 在数字电源层和数字接地层的上面;所有模拟器件安装在模拟电源层和模拟接地层的上面。然而,IC 管脚仍需要加上前面 考虑种种 提到的陶瓷旁路电容。这里需要强调,接地层是非常重要和非常有效的,它们优化了混合信号部分的性能,而且还能减少 高质量 EMI 。 PCB设计 电路板布 地线层的连接  局、布线 和安装的 两层之间应有单一通道连接,最好在芯片附近使用零欧姆电阻或铁氧体垫圈。这种连接是完全必要的,它可以避免由于ESD 抗ESD设 或误电流(这种误电流可能流过芯片基底,并可造成破坏性影响。)引起的电位差,同时隔离了高频电流。对于原型设 计规则 计,可在多个位置建立可去除的连接,以便调试和测试时与地隔离。此外,不能有任何数字和模拟信号线横跨过数字层和 模拟层的间隙。 嵌入式开 关电源的 在混合信号系统中不可避免地会有信号线横跨过数字层与模拟层的间隙,相关的设计技巧可以参考“高速电路板设计技 PCB设计 术”。 确保信号 完整性的 数字信号与元件  电路板设 所有的数字信号与元件应当远离模拟电路。所有的高速数字信号应当以最短的路径布线在数字接地层和电源层的上面。 计准则 印刷布线 图的基本 IC插座  设计方法 避免使用IC 插座。 和原则要 求 容性负载  值得注意 最大限度地减小数字输出引脚的容性负载。对于长距离的数字信号线,要求负载与其特征阻抗匹配,以避免过冲/欠冲和振 的单片机 荡。很多应用中特征阻抗Z0约为80Ω,通常用一个82Ω的电阻和一个50pF的电容的RC并联组合作负载就可以匹配这样的长 控制板的 距离的数字信号线。 设计原则 高速PCB PLD和VLSI逻辑芯片  设计指南 之一 不要忽视在同一PCB 上相邻的PLD 和VLSI 逻辑电路芯片,它们往往包含有大量的同步逻辑并产生很大的开关电流,这种开 关电流能够渗透到该电路板的其它部分。解决办法是保证这些芯片电源引脚有很好的旁路。这种方法既可保证可靠的工 file:///D|/Backup/我的文档/pcb布线经验总结精华/021.HTM[2009-6-8 8:40:46] coolbor工作室——PCB设计(经验文章) 高速PCB 作,也能减小电源线上的噪音。 设计指南 之二 晶体振荡器(时钟)的问题   高速PCB 设计指南 对于ADC和DAC,必需保证取样去取样时钟有足够纯净的频谱,也就是要使用低相位噪声的振荡器,此振荡器还要与数字模 之三 拟电路部分都分开,因为数字部分干扰影响其频谱纯净度,而振荡信号本身又是数字信号,会干扰系统的模拟部分。为获 高速PCB 得更低的相位噪声,可采用晶体厂家推荐的分立元件(双极晶体管或FET)晶体振荡电路(可用一个门来放大振荡信号,以 设计指南 驱动ADC或DAC),而尽量避免用门与晶体构成的振荡器。 之四 多个晶体振荡器可能引起一些问题,如谐波间脉动可能通过其模拟和数字电源或信号以及参考电压进入编解码器。可能的 高速PCB 话,在同一PCB 上只同时使用一个晶体振荡器,或者使所需各种频率都来自单个晶体振荡器。 设计指南 之五 磁场  高速PCB 注意电感和变压器的外部磁场,如有必要,可采用电磁屏蔽元件。RF 去耦扼流线圈可互成直角安装。电源变压器应定向安 设计指南 之六 装在电路板外,并远离关键模拟电路。采用环形电源变压器可以减弱外磁场。 高速PCB 设计指南 输入信号摆幅  之七 要保证偏置电压、5V CODEC/ADC模拟输入信号不会超过VCC 或低于接地点,即使是瞬间也应避免。使用低泄漏二极管“箝 高速PCB 位”或5V 单轨运算放大器缓冲限制输入信号摆幅。 设计指南 之八 EMI/RFI要求  高速电子 设计时要考虑模拟输入线和模拟输出线的EMI/RFI要求。输入线可能发射和接收RF信号,DAC模拟输出线则包含高至100MHz 线路的信 的去取样时钟的谐波。 号完整性 设计 普通设计问题  (一) 最小化环路面积;最小化公共阻抗;对于容性耦合可采用隔离、屏蔽和低电路阻抗的措施;对于表面和体泄漏可采用隔离 高速电子 措施;对于并行线间耦合,可采用隔离、特征阻抗匹配、用接地层、用地线居中的并行线、用较低速的逻辑电路…… 线路的信 号完整性 设计 假定  (二) 记住:在调试的时候,任何假定(自己认为是对的东西)都值得怀疑! 高速电子 本文根据ADI的Technical Note :"CODEC PCB AND CIRCUIT APPLICATION GUIDELINES" 翻译整理。  线路的信 参考:"Mixed Signal Processing Design Seminar",Analog Devices INC.,1991。 号完整性 设计 file:///D|/Backup/我的文档/pcb布线经验总结精华/021.HTM[2009-6-8 8:40:46] coolbor工作室——PCB设计(经验文章) (三) 布线技巧 编解码电 路板设计 指南 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/021.HTM[2009-6-8 8:40:46] coolbor工作室——PCB设计(首页) 管理文 质量管理PCB设计万千动物园 摘 首页 Protel PCB基础知识 经验文章 其它PCB软件 软件下载 我的留言本 19109 年6月 8日星 期一 软件下载推荐 精华推荐   “管理文摘”最新推荐 Protel DXP集成元件库   混合信号PCB的分区设计(一) Protel DXP试用版   混合信号PCB的分区设计(二) Protel DXP 30天破解程   PCB设计经验 序 Protel 99 SE 应用技术在线交流会(超级推荐)来自于 PowerPCB 5.0 21IC 经验文章  网站建设中,暂无内容 经验文章    经验文章      Protel    PowerPCB 5.0 crack 印制电路板的可靠性设计—地线设计 经验文章    Protel99SE汉化破解工具   印制电路板的可靠性设计-去耦电容配置 包   印制电路板设计原则和搞干扰措施 经验文章  “质量管理”最新推荐 经验文章  网站建设中,暂无内容 Protel99se PCB输入汉字   PCB业余制作基本方法和工艺流程 经验文章  更多内容...   Protel软件在高频布线中的技巧 Protel  教程推荐   PROTEL原理图嵌入Word文档的实现与分析 Protel  Protel DXP指导教程   PCB新技术 Protel DXP中元件库的使   印制线路板问题 用   PROTEL软件使用的误区及几个不易搞清的概念 Protel99se布线的基本流   Protel中有关PCB工艺的条目简介 程 Protel98入门   高频电路布线技巧 Protel98操作实例   电子产品设计中的考虑种种 Protel99se教程 网站说明   经验文章  经验文章  Protel  Protel  经验文章  经验文章  PCB网站推荐 一直以来,我就想做一个关于PCB方面的个人网站,以便与各位PCB专 友情链接 你的位置 你的位置 你的位置 你的位置 你的位置 你的位置 你的位置 吴鸣工作室 收藏天地 宋荣个人教学资讯 家和爱好者在网上相互学习与交流,于是我在策划“Coolbor工作 室”网站时,就将PCB设计考虑进来了,并且首先制作,因为这即是我的爱好 也是我最想从事的工作,就象一遍文章所说的,我觉得PCB设计是一门艺 术,所以每当我在设计一个项目时,我就将其作为一件艺术品,尽管我对艺 file:///D|/Backup/我的文档/pcb布线经验总结精华/INDEX.HTM[2009-6-8 8:42:59] coolbor工作室——PCB设计(首页) 中国PCB技术网 PCB信息网 EDA中国论坛 21IC中国电子网 PCB设计 术理解并不是很深刻,也并不完全领会艺术的真谪,但是我还按照我自己的 艺术理念在工作,并且尽量将每一件作品都作得最好,所以每当我完成一个     项目时,我就好象完成了一件艺术品的创作。 当然我制作网页的水平就没有设计PCB那样专业了,在此,请各位访问本 网站的网友在我的留言本多提宝贵意见,我会认真听取。 另外,本网站所涉及内容均为我在网上收集、整理而转载,仅用于学习或非 商业非盈利目的,如果你要转载、复制或用作商业盈利目的,请您遵守有关 版权的法律法规。 同时,我也欢迎各位与我交换链接。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/INDEX.HTM[2009-6-8 8:42:59] coolbor工作室——PCB设计(PCB基础知识) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 PCB基础知识   PCB发展简史 双面印制电路板制造工艺 PCB相关名词解释 PCB发展简史 印制板技术水平的标志 挠性和刚挠印制板设计要求   浅析多层印制电路板内层短路工 艺因素 印制电路基本概念在本世纪初已有人在专利中提出过,1947年美国航空局和美国标准局发起了印制电 导论 PCB的种类 路首次技术讨论会,当时列出了26种不同的印制电路制造方法.并归纳为六类:涂料法、喷涂法、化学 沉积法、真空蒸发法、模压法和粉压法.当时这些方法都未能实现大规模工业化生产, 直到五十的年 代初期,由于铜箔和层压板的粘合问题得到解决,覆铜层压板性能稳定可靠,并实现了大规模工业化生 零件封装技术 产,铜箔蚀刻法,成为印制板制造技术的主流,一直发展至今.六十年代,孔金属化双面印制和多层印制 设计流程 板实现了大规模生产,七十年代收于大规模集成电路和电子计算机和迅速发展,八十年代表面安装技 电磁兼容问题 术和九十年代多芯片组装技术的迅速发展推动了印制板生产技术的继续进步,一批新材料、新设备、 制造流程 新测试仪器相继涌现.印制电路生产动手术进一步向高密度,细导线,多层,高可靠性、低成本和自动 节省制造成本的方法 化连续生产的方向发展. PROTEL文章推荐 Protel99se教程 我国从五十年代中期开始了单面印制板的研制.首先应用于半导体收音机中.六十年代中自力更生地 Protel98入门 开发了我国的覆箔板基材,使铜箔蚀刻法成为我国PCB生产的主导工艺.六十年代已能大批量地生产单 Protel99SE应用技术在线交流会 面板,小批量生产双面金属化孔印制 ,并在少数几个单位开始研制多层板.七十年代在国内推广了图 (超级推荐) 形电镀蚀刻法工艺,但由于受到各种干扰,印制电路专用材料和专用设备没有及时跟上,整个生产技术 水平落后于国外先进水平.到了八十年代,由于改革、开放政策的批引,不仅引进了大量具有国外八十 Protel软件在高频电路布线中的 技巧 年代先进水平的单面、双面、多层印制板生产线,而且经过十多年消化、吸收,较快地提高了我国印 制电路生产技术水平. 如何从Protel98过渡到Protel99 经验文章推荐 1990年以来香港、台湾地区及日本等外国PCB厂商纷纷来到我国合资或独资设厂,使我国PCB生产产 PCB设计经验 量猛增,发展很快。1995年全国印制电路行业协会进行了一次全国调查,共调查了全国459个印制电 路板生产企业,其中包括国营企业128个,集体企业125个,合资企业86个,私营企业22个,外资企 印制电路板设计原则和搞干扰措 file:///D|/Backup/我的文档/pcb布线经验总结精华/INDEX1.HTM[2009-6-8 8:40:44] coolbor工作室——PCB设计(PCB基础知识) 施 PCB新技术 印制线路板问题 高频电路布线技巧 业98个。合计印制板总产量已达1656万平方米,其中双面板为362万平方米,多层板为124万平方 米,总销售额为90亿元人民币(约11亿美元)。美IPC协会的资料公布中国包括香港地区1994年印制电 路销售额为11.7亿美元,已占世界总额的5.5%,居世界第四位,在生产技术上,由于大量引进了国 外先进设备和先进生产技术,大大缩短了和国外的差距,取得了很大的进步。但我国的PCB企业大都 规模较小,人均年销售额和工业全员劳动生产率较低,技术水平较低。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/INDEX1.HTM[2009-6-8 8:40:44] coolbor工作室——PCB设计(其它PCB软件) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 目 录 PowerPCB 5.0简介 电路设计常用软件介绍 PowerPCB 5.0 - 2002年夏天推出! 还有全新的BlazeRouter-HSD 和 F.I.R.E. 查看PDF格式的PowerPCB 5.0简介(英文版) 我们的下一个PowerPCB版本——V 5.0,主要致力于自动或批处理方式的高速电路布线约束,作为高 速电路的PCB设计的解决方案。其物理设计环境将成为一个"明确的高速电路设计"解决方案。为了满 足这些需求,你需要有高级的自动布线和交互式的高速布线工具。Innoveda非常高兴地宣布了最新 的PowerPCB 5.0,以及BlazeRouter-HSD和FIRE,这是Innoveda最新的基于Latium结构的快速交互式 布线编辑器! 简介 PowerPCB 5.0 快速地管理高速电路的约束、避免由于 手工布线可能出现的错误。 PowerPCB 5.0 提供了强有力的自动和交互布线工具, 以满足你高速电路设计约束的需要。 PowerPCB 5.0 具有全面的布线能力,基于Latium环 境,既可以自动布线,也可以交互布线。 主要的增强点 BlazeRouter-HSD FIRE - Fast Interactive Route Editor 设计验证 用户可定制的图形用户界面(GUI),例如用户可以自己定制各种中文命令菜单或弹出菜单 高级封装工具集 file:///D|/Backup/我的文档/pcb布线经验总结精华/INDEX2.HTM[2009-6-8 8:40:41] coolbor工作室——PCB设计(其它PCB软件) BlazeRouter-HSD BlazeRouter-HSD是一个强有力的、全新的高速电路自动布线 工具。 BlazeRouter-HSD还能够执行在FIRE中具有的所有高速电路设 计的新功能,FIRE是Innoveda最新的交互布线工 具。BlazeRouter-HSD提供了自动化的批处理方式进行差分对 的布线、长度控制布线,包括最短长度、最大长度和长度匹 配。约束规则可以定义在设计规则的任何层次上,自动布线 器将完成你定义的这些约束。网络的托扑结构能够被设置和 保护,以确保关键的网络信号能够以期望的顺序和路径连接。管脚数量非常多和管脚非常细的器件 在BlazeRouter-HSD能够很容易地进行自动布线,以保持元件的安全间距和布线规则。当建议的元件 规则不能达到布通时,这些安全间距和导线宽度规则,自动地接收。 关键的功能特点: 采用高速电路网络的自动布线,特别减少了布线所需要的时间  提供了设计的完整性,避免手工布线可能出现的错误  采用了自动和易于使用的工具,提供了更好的布线控制能力  采用Latium技术,具有非常高的性能  网络托扑结构的设置和保护  加速了完成设计的时间,更少冲突  确保所有的高速电路约束都能够满足  确保具有更高设计密度的布通率,而不是增加制造的压力 FIRE - Fast Interactive Route Editor 全新的、基于Latium结构交互的布线编辑器,作为信号长度约束控制交互布线的辅助工具,它共享 BlazeRouter的许多算法和代码,FIRE是一个基于形状的、无网格的交互布线编辑器,具有无与匹敌 的推、挤和plowing功能,具有多种方式的设计规则检查,全新的导线编辑功能。FIRE提供了业界领 先的交互式高速电路信号布线功能,这些功能包括交互的差分对布线、自动或半自动的添加折叠形 状的导线(accordions) ,这些图形工具帮助用户完成他们的高速电路设计。 关键的功能特点: file:///D|/Backup/我的文档/pcb布线经验总结精华/INDEX2.HTM[2009-6-8 8:40:41] coolbor工作室——PCB设计(其它PCB软件) 强大的交互布线控制能力  对于高密度的设计很容易地进行布线  通过使用折叠导线(accordions),加速长度约束网络的布线  采用差分对布线方式,提高产品的性能质量  使用最少的板层数达到最大的布线密度  提供动态飞连、实时返回,确保满足所有高速电路的设计约束  减少布线时间,提高产品的质量  设计验证 PowerPCB 5.0提供了许多新的规则,并能够自动地进行布线,这些规则包括最小/最大长度、差分对 元件安全间距和布线规则,网络连接顺序。新的验证工具允许以批处理方式检查这些规则,使得你 的设计能够满足所有的约束规则。 用户克定制的图形用户界面(GUI) PowerPCB 5.0为你提供了更多的基于Latium结构的图形用户界面,包括用户定制工具条、快捷键、 菜单,以及中文菜单。使你能够更多地对设计环境进行控制,使你的工作更加有效。 高级封装工具集 PowerPCB 5.0可以使用高级的封装工具集(Advanced Packaging Toolkit)。以前仅仅在PowerBGA中 才有效。PowerPCB的用户现在可以设计含有裸芯片(bare die)的元件,作为一个或一些芯片模块、 板上系统(chip-on-board),通过使用提供的高级的功能模块,包括Die、Die Flag和Route Wizards。 功能特点: 作为裸片芯片元件的忖底设计选件  单芯片封装  file:///D|/Backup/我的文档/pcb布线经验总结精华/INDEX2.HTM[2009-6-8 8:40:41] coolbor工作室——PCB设计(其它PCB软件) 多芯片封装  板上系统(Chip on Board (COB))  建立Die  Wire Bond布局  自动的Trave Routing  Die Flag和Power Rings  结论 PowerPCB 5.0在2002夏季正式推出。 Innoveda将非常高兴地为你带来V5.0版——结合了高速电路设 计、信号完整性控制、易于使用、灵活而功能强大的最新版本PowerPCB。 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/INDEX2.HTM[2009-6-8 8:40:41] coolbor工作室——PCB设计(Protel) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 Protel简介   Protel教程   Protel使用技巧   Protel软件下载   Protel发展历史 Protel98简介 PROTEL 99 简明使用手 册   Protel DXP 新特性   Protel DXP指导教程 PROTEL原理图嵌入Word文档的实现与   Protel DXP中元件库的使用 分析 将PROTEL格式的文件转换为AUTOCAD格 Protel中文教程 式并打印 Protel99se布线的基本流程 在PROTEL的PCB上制作图标或放置图标 Protel98入门 汉字 Protel98操作实例 PROTEL软件使用的误区及几个不易搞 Protel99se教程 清的概念 Protel中有关PCB工艺的条目简 Protel软件在高频电路布线中的技巧  介   Protel For Windows 疑难解答   Protel SCH教程 使用PROTEL FOR WINDOWS 1.5的一点   Protel 3.3中文教程   体会 Protel DXP试用版 Protel DXP 30天破解程序 PowerPCB 5.0 PowerPCB 5.0 crack Protel99SE汉化破解工具包 Protel99se PCB输入汉字 更多内容...   如何从Protel98过渡到Protel99 Protel99SE应用技术在线交流会(超   级推荐) 关于protel99和99se的系统字体设置   问题 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/INDEX3.HTM[2009-6-8 8:40:44] coolbor工作室——PCB设计(软件下载) 首页 Protel PCB基础知识 经验文章 其它PCB软件 管理文 质量管理PCB设计万千动物园 摘 软件下载 我的留言本 19109 年6月 8日星 期一 下载说明: 目前,部分软件下载只提供下载链接,暂不提供本地下载,所以当您在下载时发现不能下载、或链接错误、以及下载后不能使用,敬 请原谅,并请您告诉我,以便及时更新。 Protel DXP 集成元件库 (无需安装,直接解压至/Altium/Library/目录下即可。另:由于上网速度有限,所以未全部打 包,部分元件库未上传,请见谅。) 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 Altera0 Altera1 Protel DXP试用版  (安装密码:KUP7BAYWTUBLH3M46C5Y7DRKJSWRNQ) Protel DXP 30天破解程序 PowerPCB 5.0 PowerPCB 5.0 crack Protel99se破解程序 Protel99菜单汉化 Protel98菜单汉化 Protel99SE-trial 下载1 下载2 下载3 Protel99注册机 Protel 99SE 汉化破解工具包 PSpice MicroSim v8.0英文版 CAM350 Shareware v5.0 Protel99se 中文菜单汉化包 Protel99se的第6版升级包 Protel程式下载 LEDA V2.0 个人版 解密 Electronic Workbench v5.12 下载2 CAM350 Ver 7.0最新版 Protel99se PCB输入汉字 PSpice 6.2 PSpice 9.1 Student Version下载1  2 Protel99se 国标码、 库 解除Protel98试用版的时间限制 Protel98菜单汉化1 Protel98日期破解2   Protel98电路设计实用教程(强力推荐)    使用说明:使用本教程,需将以下内容(共12个文件)以及阅读器(中文版或英文版)下载到本地硬盘,并用阅读器打开即可。   阅读器无需安装,直接运行即可。 file:///D|/Backup/我的文档/pcb布线经验总结精华/INDEX4.HTM[2009-6-8 8:41:09] coolbor工作室——PCB设计(软件下载) 文件1 文件2 文件3 文件4 文件5 文件6 文件7 文件8 文件9 文件10 文件11 文件12 中文阅读器 英文阅读器   Protel2.0即学即会 总论 保存Sch文档 开启编辑器 开启Sch新图 放置Sch元件 更换Sch图纸规格 增删Sch元件库 基本操作-拖放、删除、编辑和选取 Sch原理图编辑器入门 Pcb印制版图编辑器入门 Copyright http://coolbor.myetang.com All Rights Reserved  Coolbor工作室 版权所有 E-mail:coolbor@163.com file:///D|/Backup/我的文档/pcb布线经验总结精华/INDEX4.HTM[2009-6-8 8:41:09]

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