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基于Verilog-A行为描述模型的PLL系统设计

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 基于Verilog-A行为描述模型的PLL系统设计

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第 27 卷第 2 期 2004 年 6 月 电子器件 Chinese JournaI of EIectron Devices VoI . 27,No . 2 June . 2004 System Design of PLL Based on Behavioral Model Using Verilog-A LIU Lian- xi,YANC Yin- tang,ZHU Zhang- ming ( Microelectronics Institute,Xi' an Uniuersity,Xi' an 710071,China) Abstract: The characteristics of VeriIog-A HDL are introduced and a top-down design method of anaIog circuits based on VeriIog-A behavioraI modeIs is proposed . By this method,a PLL contained a VCO behavioraI modeI with center freguency 120 MHZ and a two-order passive fiIter with cut-off freguency 300.0 kHZ is impIemented . The behavioraI modeIs are verified and used in PLL system simuIation by the tooI of Cadence Spectre . Key words: VeriIog-A;BehavioraI IeveI;VCO;PLL;System simuIation EEACC: 2220;1250 基于 VeriIog-A 行为描述模型的 PLL 系统设计 刘帘曦,杨银堂,朱樟明 (西安电子科技大学微电子研究所,西安 710071) 摘要:分析了模拟硬件描述语言 VeriIog-A 的特点,介绍了一种基于 VeriIog-A HDL 行为模型的模拟电路自顶向下设 计方法。这种方法适用于片上系统(SOC)模拟部分的设计。根据压控振荡器(VCO)和二阶无源低通滤波器(LPF) 的数学模型,建立了它们基于 VeriIog-A 的行为模型,并用该方法实现了包含中心频率为 120 MHZ 的 VCO 和截止频 率为 300.0 kHZ 的 LPF 在内的电荷泵锁相环系统设计。最后利用 Cadence Spectre 仿真器对模型进行了验证及 PLL 系统级仿真。 关键词:VeriIog-A;行为级;压控振荡器;锁相环;系统仿真 中图分类号:TN402 文献标识码:A 文章编号:1005 - 949(0 2004)02 - 0324 - 05 随着微电子技术和应用的不断快速发展,片上 系统(SOC)设计要求将规模越来越庞大的数模混合 电路集成到单片 ASIC 上。在对基于 IP 核实现的 数模混合系统进行功能验证、静态时序分析、功耗 分析等 SOC 系统验证的时候,由于系统规模的不断 扩大、复杂程度的不断提高,现有 EDA 工具对电路 规模的限制和其有效性受到了严重的考验。选择 恰当的设计方法和验证工具成为一个成功的 SOC 设计的先决条件。 作为时钟恢复电路和频率合成电路的核心部 件 - 锁相环电路(PLL)已经被广泛地应用在现代通 信以及无线通信领域。设计高性能低功耗的锁相 环一直是现代模拟集成电路设计的热点之一。但 是由于锁相环工作频率比较高(几十兆 ~ 几十千 兆),仿真时数据量很大,因此,用传统基于 Spice 的 仿真工具对晶体管级 PLL 系统仿真时常常需要耗 费大量的时间。长时间的运算所造成的积累误差 可能使仿真结果严重偏离实际值。使用 MATLAB 收稿日期:2003 - 10 - 17 基金项目:国家高技术研究发展 863 计划资助项目(2002AA1z1210). 作者简介:刘帘曦(1979 - ),男,西安电子科技大学微电子研究所博士研究生,主要研究方向为数模混合集成电路设计, 低压低功耗模拟电路设计,adam79416@ sina. com; 杨银堂(1962 - ),男,西安电子科技大学微电子研究所所长,教授,博士生导师,主要研究方向为集成电路技 术,深亚微米模拟集成电路及新型半导体器件研究; 朱樟明(1978 - ),男,西安电子科技大学微电子研究所博士研究生,主要研究方向为模拟集成电路高层次设 ! 计,高速 ADC / DAC 设计及 SOC 设计验证,Zmyh@ 263 . net. 第2期 刘帘曦,杨银堂等:基于 Verilog-A 行为描述模型的 PLL 系统设计 325 虽然可以较快得到系统级的仿真结果,但是这种方 法把系统仿真与子电路的设计实现孤立开来,无法 通过系统仿真的结果得到子模块电路的优化设计 方法与思路,不利于 SOC 系统的 Top-down 设计。 本文以 l2OM 锁相环系统设计为例,介绍了一 种基于模拟硬件描述语言 Verilog-A 的行为模型进 行 SOC 系统 Top-down 设计的新方法。在研究模拟 电路 的 行 为 模 型 的 基 础 上,建 立 了 压 控 振 荡 器 (VCO)、环路滤波器(Loop Filter)等模拟模块的行为 模型,用 Cadence 的 Spectre 仿真器对建立的行为模 型进行了仿真验证,对用行为模型搭建的 PLL 进行 系统级仿真,并与晶体管级 PLL 的系统仿真做了比 较。 不需要考 虑 到 晶 体 管 级,因 此 在 模 拟 仿 真 的 过 程 中,大大减少了运算量,节省了仿真时间,提高了精 度。Verilog-A 行为级模型能映射成网表,网表模型 包括行为模型的模型名、参数等,其端口对应于行 为模型的端口[l ~ 4]。 Verilog - A 行为模型结构如图 l 所示。 l Verilog-A 语言简介 Verilog-A 语言是一种高层次的模块化硬件描 述语言,它用模块的形式来描述模拟系统及其子系 统的结构和行为。Verilog - A 语言对模拟电路的描 述可以分成两种类型:一是行为描述,一是结构描 述。行为描述是指用一些数学表达式或者传输函 数来描述目标电路的行为,其描述范围可以从基本 的电阻电容到十分复杂的滤波器或其他模拟系统; 而结构描述则是对各个子模块在系统中的用途以 及子模块与子模块之间的连接关系进行描述,这可 以理解为是对系统结构框图的描述。完整的结构 描述需要包括对信号的定义,对端口的定义和对基 本参数的定义。 为了便于实现模拟电路系统性能与物理实现 之间的优化设计,方便定义输入与输出信号之间的 数学函数关系,Verilog-A 提供了多层次的行为及结 构模型和多种行为模块描述函数,除了常用的时间 积分函数 id(t ),时间微分函数等 dd(t )之外,还定义 了一些特殊的函数,比如转换整形函数 Slew(),拉 普拉斯变换函数 laplace - z(p ),延迟函数 dela(y )等。 利用这些函数,结合对信号的定义,可以完成对各 种模拟模块的行为描述。为了使描述的模块更加 符合实际情况,还可以在行为描述中加入延时,噪 声等。行为描述所生成的模块可以直接用 Spectre 等仿真器进行仿真,根据仿真结果和实际要求的性 能指标对添加的参数进行调整;也可以作为一个子 系统整和到上一级电路中对上层电路进行仿真验 证。其意义有二:一是可以在系统级对整个电路进 行优化设计;二是由于子模块是直接描述的行为, 图 l Verilog-A 行为模型结构 2 基于 Verilog-A 的 PLL 设计 2.l PLL 建模概述 一个好的模拟 IP 核的行为描述模型必须符合 三个条件:首先,描述的模型必须与实际的模拟模 块在功能上有良好的拟和度,必须能逼真地反映实 际模块在系统中的作用,这就需要模型中能尽量包 含能概括模块特性的参数;其次,描述的模型必须 要有较宽的适用性,所选取的参数必须是模块性质 的典型代表,保证模型的通用性;最后要注意模块 的执行效率。 锁相环是一个能自动控制的闭环负反馈系统, 它能够跟踪输入信号的相位和频率,并输出相位锁 定的,抖动较小的频率信号。常见的电荷泵 PLL 的 基本结构框图如图 2 所示。 图 2 电荷泵锁相环的结构框图 其中,PFd 是鉴频鉴相器,用于检测系统参考 输入频率与 VCO 输出频率之间的差异,输出与这 个差异成比例的电压信号,驱动电荷泵(CP)电路, CP 的输出电流经过环路低通滤波器(LP)后转换成 电压输入 VCO,控制其输出频率,VCO 输出频率经 分频器(l / N)分频后反馈回 PFd。 326 电子器件 第 27 卷 由于篇幅的限制,本文只给出了 VCO 和 LP 的 / 定义压控振荡器增益,单位为赫兹 / 伏特 行为模型。 parameter integer ppc = 30 from[4:inf]; 2.2 基于 Veriiog-A 的 VCO 建模 / 定义每个周期计算点数,限制仿真步长 压控振荡器是一个电压—频率的转换器件,一 个理想的压控振荡器的输出是一个周期性的信号, 其频率是控制电压的线性函数。为了分析的简单, 通常将 VCO 作为一个线性时不变系统,实时输出 频率!V 和输入控制电压 Vo 有如下关系: reai wc,phase - iin,phase - noniin; integer num- cycies; reai inst - freg;/ 以上定义运算中所用到的变 量,将输出实时频率分成由自由振荡和受迫振荡两 个频率 !(V t)= !o + Ko V(o t) (1) anaiog begin 其中,!o 是 VCO 的自由振荡频率,Ko 是 VCO 的增 益,也称之为控制灵敏度。 相位是频率的时间积分,因此,一个正弦 VCO @(initiai - step)begin wc =‘M - TWO- PI "cf;/ 将自由振荡频率转 化成角频率 输出可以用下式表示: end ( ! ) t V(o t)= Vcos !ot + Ko V(o t)d t (2) - phase - iin = wc " reaitime;/ 自由振荡引起的 相位变化 设 V(o t)= Vm cos!mt,Vm 是控制信号电压的幅度, !m 是控制信号的频率,代入式(2)可以得到[5]: num- cycies = phase - iin‘/ M - TWO - PI;/ 计算周 期数目 ( ) V(o t)= Vcos !ot + Ko !m Vm sin!m t (3) 由式(3)不难看出,随着 !m 增加,Ko /!m 的值会减 phase - iin = phase - iin - num- cycies "‘ M TWO- PI;/ 不考虑相位噪声时该项为零(理想) phase - noniin =‘M - TWO- PI" gain" idtmod(V 小,使得 VCO 自然抑制了输入控制电压中的高频 (Vin),0,1000.0,0.0);/ 计算受迫振荡产生的相位, 成分。把控制电压作为系统的输入信号,系统的相 idtmod 函数是积分和求模运算,求模是为 位偏差 "o 为输出,由式(1)不难得到: 了防止积分造成的数据溢出 ! #(o t)= Ko V(o t)d t (4) 从式(4)可以看出,要改变 VCO 的输出相位,必须 改变频率,并对频率积分。在 s 域 VCO 的传输函 数可以写成: #(o V(o s) s) = Vo s (5) V(Vout)< + amp" sin(phase - iin + phase - noniin)+ 1.5;/ 计算输出波形 inst - freg = cf + gain " V(Vin);/ 计算实际输出 波形的实时频率 bound - step(1(/ ppc " inst - freg));/ 步长限制 end 对 VCO 建模时选取了 VCO 的增益,中心频率 endmoduie (自由振荡频率),输出电压幅度这几个具有代表性 在该 Veriiog - A 描 述 的 行 为 模 型 中,定 义 了 的参数进行建模,所建立的 Veriiog - A 理想行为模 VCO 的 增 益 为 30 MHZ / V,自 由 振 荡 频 率 为 120 型如下: MHZ,输出电压摆幅为 3 V,并在此基础上界定了 ‘inciude ”discipiine . h”‘inciude ”constants . h” VCO 的线性范围。其内部噪声主要由热噪声和 1 / moduie Vc(o Vin,Vout); / 定义模块 f 噪声组成,从上面的分析可知,VCO 表现出高通 input Vin; 的特性,因此,1 / f 噪声基本被 VCO 滤掉,主要是热 output Vout; 噪声对系统的性能产生影响。可以对 VCO 输出频 eiectricai Vin,Vout; / 定义模块的输入和输出 率和相位进行一阶近似来反映热噪声的影响。 parameter reai amp = 1.5 from(0:inf);/ 定义输出 2.3 基于 Veriiog - A 的 LP 的建模 电压幅度 本文所采取的环路低通滤波器是一个二阶无 parameter reai cf = 120.0M from(0:inf);/ 定义压 源阻抗型低通滤波器,其结构如图 3 所示。 控振荡器自由振荡频率 它是一个将电流到电压积分转换的电路,输入 parameter reai gain = 300000K exciude 0.0; 为电荷泵的输出电流,输出为压控振荡器的输入控 第2期 刘帘曦,杨银堂等:基于 VeriIog-A 行为描述模型的 PLL 系统设计 327 3 仿真结果 图 3 本文所采用的二阶无源低通滤波器结构 制电压,不难得到它的传输函数为[7]: !LP(F ")= "#1 $1 + 1 (" "$1 $2 #1 + $1 + $2 ) (6) 其中,一般取 $2 远小于 $(1 约 1 / 5 ~ 1 / 10),观察 式(6)可以发现:该滤波器有一个位于原点的极点, 使得锁相环对相差信号有一个积分运算,对直流的 相差有无穷的增益,从而实现整个锁相环的无相差 锁定;有一个零点,可以进行超前相位补偿,$1 引 入了一个额外的高频极点,可以更好地抑制带外噪 声。实际电路的取值如下:$1 = 17. 5 pf,$2 = 1. 75 pf,#1 = 140 k!. 在对 LP 建模时,所选取的典型参数为:低通滤 波器的零点频率、极点频率和增益,根据这些典型 参数所建立的 VeriIog-A 理想行为模型如下: ‘incIude ”constants . 1”, ‘incIude ”discipIine . 1”; moduIe Ip(f in,out); input in; output out; eIectricaI in,out;/ 端口定义同上 parameter reaI Ipf - poIe = 300. 0K from(0:inf); / 定义非零极点频率 parameter reaI Ipf - zero = 90. 0K from(0:inf);/ 定 义零点频率 parameter reaI Ipf - gain = 1;/ 定义增益 anaIog begin V(out) < + IapIace - zp(V( in),[ - Ipf - zero, 0],[ - Ipf - poIe,0]);/ 将输入与零、极点形式的传 输函数 End 相乘后反拉氏变换得到输出 endmoduIe 在该模型中,定义了低通滤波器的零点频率为 90.0 kHz,两个极点频率分别为 0.0 kHz 和 300.0 kHz,并定义了其增益为单位增益 1。 在 Top-down 的高层次设计中,主要关心的是 系统功能能否实现,而不需要考虑电路具体如何实 现,因此,严格地说传统的模拟电路设计方法是自 下而 上( down-Top),而 非 自 顶 向 下( Top-down)的。 在对实际的 PLL 电路进行系统仿真的时候,往往由 于计算数据量过大而耗费大量的时间。用基于行 为描述的模拟子模块进行系统仿真可以大大缩短 这个时间,提高设计的效率。 本文使用了 Cadence 的 Spectre 仿真器,在 AnaIog Envroment 仿真环境下所建立的 VCO 行为模型 进行了功 能 验 证,并 分 别 对 基 于 行 为 描 述 模 块 的 PLL 和实际晶体管级的 PLL 进行了仿真,其中实际 晶体管级仿真所用模型为上海华虹 NEC 公司提供 0.25 "m 的 2P5M 标准 CMOS Bim3 模型。仿真结果 表明所建立的模型具有良好的线性范围,正确的反 映了实际 VCO 的功能。通过观测 VCO 的输入波形 是否稳定,可以判断整个 PLL 系统是否进入锁定状 态[6,7]。 图 4 是输入电压为 PWL 波形时所建立行为模 图 4 仿真 VCO 行为模型的输出波形 型的输出波形,随着控制电压的变化,输出电压的 频率也相应的改变;图 5 是输出电压频率随控制电 图 5 VCO 行为模型输出频率与控制电压的关系 压变化的波形,如图所示,该 VCO 的中心振荡频率 是所设的 120 MHz,对应的控制电压越为 1.45 V,线 性调 谐 范 围 约 为 50% ,即 从 约 90 MHz 到 约 150 MHz。 328 电子器件 第 27 卷 图 6(a)是 对 没 有 使 用 VeriIog-A 行 为 模 型 的 PLL 电路的仿真时,VCO 的控制电压波形,图 6(b) (a)对晶体管级 PLL 电路的仿真波形 层次设计,使用 VeriIog-A 语言对模拟 IP 核进行行 为级建模在很大程度上减少了系统仿真的时间,加 快了设计进程,并提高了仿真精度。本文对压控振 荡器(VCO)和环路低通滤波器(LP)运用 VeriIog-A 语言建立了理想的行为模型,用 Cadence 的 Spectre 仿真器对该模型在行为级和系统级分别进行了仿 真验证,并把仿真结果与实际晶体管级的 PLL 仿真 结果进行了比较。仿真的结果充分证明了在 SOC Top-down 的高层次设计中,使用 VeriIog-A 语言建 立的行为模型代替实际晶体管级电路模块的可行 性和有效性。从而提供了一种对模拟及数模混合 集成电路 Top-down 的设计方法。 参考文献: (b)对行为模型建立的 PLL 电路仿真波形 图 6 PLL 系统仿真时 VCO 的控制电压波形 则是对行为描述模型建立的 P LL 电路仿真时,其 控制电压波形。仿真结果表明:在相同的激励和初 始条件下,行为模型建立的 PLL 系统进入锁定状态 的时间要比晶体管级 VCO 的 PLL 系统进入锁定状 态的时间短得多,即,完成整个系统仿真所耗费的 时间相比要短的多。对行为模型建立的 PLL 系统 完成 60 !的瞬态分析(进入锁定状态)耗时仅为 15 min,而对管级的 PLL 系统完成同样的仿真分析 耗时为 14 h 47 min,节省了大量的时间,而且,控制 电压的抖动也有比较明显的减小。 4结论 对于电路结构日益复杂的片上系统(SOC)的高 [1] OVI Language Reference Manua[I S]. Version 1.9 . [2] Ira MiIIer,Thierry Cassagnes. VeriIog-AMS Eases Mixed Mode SignaI SimuIatio[n C]. In:Nanotech 2001 . Boston. [3] K. Kubdert,ModeIing and SimuIation of Jitter in Phase- Locked Loop[s C]. In:Karuizawa Workshop,ApriI,1997 . Japan . [4] CAdENCE,VeriIog-A Reference Manua[I S]. 1997 . [5] B. A. A. Antao and A. J. Brodersen,BehavioraI SimuIation for anaIog system design verificatio[n J]. IEEE Transactions on VLSI systems,September 1995:1012 - 1021 . [6] SaIeh R A,Antao B A A,and Sign J. MuItiIeveI and Mixed-domain simuIation of anaIog circuits and system[s J]. IEEE Transactions on Computer-aided design of Ics and Systems. 1996,1(5 1):349 - 356 . [7] Thamsirianunt M and Kwasniewski T A. CMOS VCOs for PLL freguency synthesis in GHz digitaI mobiIe radio communication[s J]. IEEE J SoIid-State Circuits. 1997,32(10): 1511 - 1542 . 基于Verilog-A行为描述模型的PLL系统设计 作者: 作者单位: 刊名: 英文刊名: 年,卷(期): 被引用次数: 刘帘曦, 杨银堂, 朱樟明 西安电子科技大学微电子研究所,西安,710071 电子器件 CHINESE JOURNAL OF ELECTRON DEVICES 2004,27(2) 1次 参考文献(7条) 1.Thamsirianunt M;Kwasniewski T A CMOS VCOs for PLL frequency synthesis in GHz digital mobile radio communications 1997(10) 2.Saleh R A;Antao B A A;Sign J Multilevel and Mixed-Domain simulation of analog circuits and systems[外文期刊] 1996(01) 3.BAAAntao;AJBrodersen Behavioral Simulation for analog system design verification[外文期刊] 1995 4.CADENCE,Verilog-A Reference Manual 1997 5.KKubdert Modeling and Simulation of Jitter in Phase-Locked Loops 1997 6.Ira Miller Thierry Cassagnes.Verilog-AMS Eases Mixed Mode Signal Simulation 7.OVI Language Reference Manual 引证文献(1条) 1.但泽杨.贺知明 锁相环行为级建模及在视频行锁相中的应用[期刊论文]-现代电子技术 2009(16) 本文链接:http://d.g.wanfangdata.com.cn/Periodical_dzqj200402027.aspx

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