CMOS CHARGE PUMP FOR HIGH PERFORMANCEPHASE-LOCKED LOOPS

THE  DESIGN  OF  A  DIFFERENTIAL  CMOS  CHARGE  PUMP  FOR  HIGH  PERFORMANCEPHASE-LOCKED  LOOPSBortecene  Terlemez  and  John  P.  UyemuraSchool  of  Electrical  andComputer  EngineeringGeorgia  Institute  of  TechnologyAtlanta,  Georgia  30332–0250ABSTRACTThe  design  methodology  and  the  test  results  of  a  low-voltagedifferential  charge  pump  structure  for  phase-locked  loop  (PLL)  ap-plications  are  presented.  The  structure  is  composed  of  two  charge/discharge  blocks,  a  replica  bias  circuit,  and  a  sampled  data  common-mode  feedback  (CMFB)  block  that  adjusts  the  pump-up  current  forsymmetrical  differential  outputs  and  a  wider  output  voltage  range.A  prototype  is  fabricated  using  a  0.18μmn-well  CMOS  technol-ogy  to  test  the  charge  pump  in  a  high  performance  PLL,  runninginternally  at  2.5  GHz  with−123dBc/Hz  phase  noise  at  1  MHzfrequency  offset.

评论

加载更多