A Low-Jitter Mixed-Mode DLL for High-Speed DRAM Applications

This  paper  presents  a  salient  clock  deskewing  methodwith    a    mixed-mode    delay-locked    loop    (MDLL)    for    high-speedsynchronous  DRAM  applications.  The  presented  method  not  onlysolves    the    resolution    problem    of    conventional    digital    deskewingcircuits,    but  also  improves  the  jitter  performance  to  the  level  ofwell-designed  analog  deskewing  circuits,  while  keeping  the  powerconsumption    and    locking    speed    of    digital    deskewing    circuits.The    whole    deskewing    circuit    is    fabricated    in    a    3.3-V    0.6μ  mtriple-metal  CMOS  process  and  occupies  a  die  area  of  0.45  mm2.Measured    rms    jitter    is    6.38    ps.    The    power    consumption    of    theentire  chip,  including  I/O  peripherals,  is  33  mW  at  200  MHz  witha  3.3-V  supply.

评论

加载更多