Bang-Bang Digital PLLs at 11 and 20GHz with sub- 200fs Integrated Jitter...

  • 1星
  • 日期: 2020-12-15
  • 大小: 1019.02KB
  • 所需积分:1分
  • 下载次数:0
  • favicon收藏
  • rep举报
  • 分享
  • free评论
标签: DPLL


标题:Bang-Bang  Digital  PLLs  at  11  and  20GHz  with  sub-  200fs  Integrated  Jitter  for  High-Speed  Serial  Communication  Applications

作者:A.  Rylyakov,  J.  Tierno,  H.  Ainspan,  J.-O.  Plouchart,  J.  Bulzacchelli,  Z.  Toprak  Deniz,  D.  Friedman

摘要:This  paper  describes  an  integer-N  BB-PFD  DPLL  architecture  for  wireline  communication  applications.  The  feasibility  of  the  structure  is  demonstrated  by  implementations  targeting  applications  in  the  8-to-11  Gb/s  and  17-to-20  Gb/s  ranges.  A  key  challenge  associated  with  this  approach  is  how  to  achieve  the  proportional-path  latency  and  gain  required  for  overall  low-noise  DPLL  performance.  In  particular,  it  is  well-known  that  the  strong  nonlinearity  introduced  by  the  BB-PFD  manifests  itself  as  a  bounded  limit  cycle.  This  results  in  the  DPLL  output  jitter  to  increase  as  the  proportional  path  latency  and  gain  increase.  To  minimize  the  negative  effect  of  the  limit  cycle,  the  DPLL  architecture  features  a  separate  low-latency  proportional  path,  with  the  BB-  PFD  output  directly  controlling  the  DCO.  Other  features  include  controllability  of  the  proportional-path  gain  and  of  the  BBPFD  gain.








About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版 版权声明

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2021 EEWORLD.com.cn, Inc. All rights reserved
$(function(){ var appid = $(".select li a").data("channel"); $(".select li a").click(function(){ var appid = $(this).data("channel"); $('.select dt').html($(this).html()); $('#channel').val(appid); }) })