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标签: 卷积神经网络

卷积神经网络

CNN

卷积神经网络

FPGA

FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。 系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来,就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变,所以FPGA可以完成所需要的逻辑功能。FPGA一般来说比ASIC(专用集成芯片)的速度要慢,无法完成复杂的设计,但是功耗较低。但是他们也有很多的优点比如可以快速成品,可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力,所以这些设计的开发是在普通的FPGA上完成的,然后将设计转移到一个类似于ASIC的芯片上。

Scalable  and  modularized  RTL  compilation  of  Convolutional  Neural  Networks  onto  FPGA 

作者:Yufei  Ma,  Yu  Cao,  Jae-sun  Seo,  Naveen  Suda

Despite  its  popularity,  deploying  Convolutional  Neural  Networks  (CNNs)  on  a  portable  system  is  still  challenging  due  to  large  data  volume,  intensive  computation  and  frequent  memory  access.  Although  previous  FPGA  acceleration  schemes  generated  by  high-level  synthesis  tools  (i.e.,  HLS,  OpenCL)  have  allowed  for  fast  design  optimization,  hardware  inefficiency  still  exists  when  allocating  FPGA  resources  to  maximize  parallelism  and  throughput.  A  direct  hardware-level  design  (i.e.,  RTL)  can  improve  the  efficiency  and  achieve  greater  acceleration.  However,  this  requires  an  in-depth  understanding  of  both  the  algorithm  structure  and  the  FPGA  system  architecture.  In  this  work,  we  present  a  scalable  solution  that  integrates  the  flexibility  of  high-level  synthesis  and  the  finer  level  optimization  of  an  RTL  implementation.  The  cornerstone  is  a  compiler  that  analyzes  the  CNN  structure  and  parameters,  and  automatically  generates  a  set  of  modular  and  scalable  computing  primitives  that  can  accelerate  various  deep  learning  algorithms. 

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