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The Power of Assertions in SystemVerilog

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标签: SystemVerilog

SystemVerilog

SVA

SVA

《The  Power  of  Assertions  in  SystemVerilog》,Second  Edition

作者:Eduard  Cerny,Surrendra  Dudani,John  Havlicek,Dmitry  Korchemny

年份:2015

This  book  is  a  comprehensive  guide  to  assertion-based  verification  of  hardware  designs  using  SystemVerilog  Assertions  (SVA).    It  enables  readers  to  minimize  the  cost  of  verification  by  using  assertion-based  techniques  in  simulation  testing,  coverage  collection,  and  formal  analysis.    The  book  provides  detailed  descriptions  of  all  the  language  features  of  SVA,  accompanied  by  step-by-step  examples  of  how  to  employ  them  to  construct  powerful  and  reusable  sets  of  properties.    The  book  also  shows  how  SVA  fits  into  the  broader  SystemVerilog  language,  demonstrating  the  ways  that  assertions  can  interact  with  other  SystemVerilog  components.    The  reader  new  to  hardware  verification  will  benefit  from  general  material  describing  the  nature  of  design  models  and  behaviors,  how  they  are  exercised,  and  the  different  roles  that  assertions  play. 

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