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verilog设计经验点滴

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标签: Verilog

Verilog

verilog设计经验。

文档内容节选

因为Verilog是一种硬件描述语言,所以在写Verilog语言时,首先要有所要写的module 在硬件上如何实现的概念,而不是去想编译器如何去解释这个module 比如在决定是否使用reg定义时,要问问自己物理上是不是真正存在这个register 如果是,它的clock是什么 D端是什么Q端是什么有没有清零和置位同步还是异步再比如上面讨论的三态输 出问题,首先想到的应该是在register的输出后面加一个三态门,而不是如何才能让编 译器知道要赋值给一个信号为三态同样,Verilog中没有编译的概念,而只有综合 的概念 verilog设计经验点滴 1 敏感变量的描述完备性 Verilog中,用always块设计组合逻辑电路时,在赋值表达式右端参与赋值的所有信 号都必须在always敏感电平列表中列出always中if语句的判断表达式必须在敏感电 平列表中列出如果在赋值表达式右端引用了敏感电平列表中没有列出的信号,在综合 时将会为没有列出的信号隐含地产生一个透明锁存器这是因为该信号的变化不会立刻 引起所赋值的变化,而必须等到敏感电平列表中的某一个信号变化时,它的作用才表现 ......

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