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一种FPGA时钟网络中锁相环的实现方案

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  • 日期: 2013-09-20
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标签: 一种FPGA时钟网络中锁相环的实现方案

一种FPGA时钟网络中锁相环的实现方案:摘 要:本文阐述了用于FPGA 的可优化时钟分配网络功耗与面积的时钟布线结构模型。并在时钟分配网络中引入数字延迟锁相环减少时钟偏差,探讨了FPGA时钟网络中锁相环的实现方案。关键字:FPGA;时钟分配网络;锁相环自产生到现在,现场可编程门阵列(FPGA)以其独特的优点被成功应用在工业控制、数据通信、计算机硬件等领域,也成功应用在保密通信和多种先进的武器系统中[1,2]。我国在FPGA 的开发方面起步较晚,开发具有自主知识产权的FPGA具有重要意义。各种应用条件要求FPGA 能够快速进行大量数据传输与处理,同时,不断提高的工艺水平已将CMOS 电路速度提高到了一个新的层次,这要求FPGA 的时钟信号有更高的速度与精度。时钟分配网络决定了时钟的速度与精度,决定着数据的稳定与可靠。本文结合FPGA 的特点,在优化时钟网络功耗与面积基础上研究FPGA 内嵌时钟锁相电路,从整体上给出了一种FPGA 时钟分配网络设计方案。2 FPGA 的时钟布线结构高性能的FPGA 可用于实现一个完整的系统,系统有不同组成部分,每一部分需要不同的时钟,这就需要多个时钟组成时钟网络。许多FPGA 允许利用通用逻辑布线资源进行时钟布线,但其时钟偏差较大,一般设计中需单独设计时钟网络。另外,时钟网络的功耗占了FPGA 的很大一部分,设计时要先考虑功耗、面积,严格设计以给FPGA 中的每个模块提供低功耗、高速、偏差小的时钟信号。通常FPGA 均将时钟信号分为全局和局部两种,把芯片分为四个象限区域,布线时将时钟信号分层次布到每个区域。局部时钟只分布在FPGA 的一个区域,可连到区域中的每一个触发器。全局时钟分布于整个芯片,但不一定要连到每一个逻辑单元中的触发器。Altera 公司的Stratix Ⅱ系列提供了16 个全局时钟信号,可连到FPGA 的每一个触发器,同时在每个象限区域提供8 个时钟信号。同样,Xilinx的Virtex Ⅱ Pro 也提供了16 个全局时钟,给每个象限区域提供8 个局部时钟,但其全局时钟不直接驱动触发器,而只驱动到每个象限的局部时钟网。根据现有的FPGA 的时钟网络,可提出一个有效的时钟模型[3]。 模型将时钟网络分为三级,第一级是从芯片外围的时钟源到时钟区域中心的可编程连接,包含全局和局部两个平行的时钟网络;第二级是从区域中心时钟信号到此区域中逻辑块间的可编程连接,每个区域都有这样的网络;第三级(图3)是从逻辑块时钟到其中逻辑单元的可编程连接。

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