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DSP芯片中的锁相环研究与设计.

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标    签: DSP锁相环锁相环的设计

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dsp 锁相环有关方面的设计

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江南大学 硕士学位论文 DSP芯片中的锁相环研究与设计 姓名:贺磊 申请学位级别:硕士 专业:微电子学与固体电子学 指导教师:于宗光 20080801 摘要 摘要 随着集成电路设计工艺水平的不断提高,高性能、低成本已成为SOC芯片设计的 主要挑战,作为片上时钟发生器锁相环的设计变得非常关键。电荷泵锁相环具有易于集 成、低功耗、低抖动、频率牵引范围大和静态相位误差小等优点,成为了当前数字锁相 环产品的主流。 本文设计了一款面向16位定点DSP芯片的三阶电荷泵锁相环。文章在深入分析电 荷泵锁相环设计理论的基础上,根据DSP芯片对锁相环的具体应用要求,确定了锁相 环的总体电路结构和各项性能参数。然后将各项参数指标分到各个模块上,进行单元电 路的设计。在单元电路的设计时,论文重点讨论并解决了下述问题: 1)鉴频鉴相器的优化设计,在降低死区的同时,有效地增加鉴相带宽; 2)采用开关在源极的新型电荷泵结构,在消除电荷共享效应的同时,具有开关加 速的功能以及很高的电流匹配精度; 3)使用二阶无源RC环路滤波器降低了输出纹波,并对滤波器参数进行了优化设 计: 4)压控振荡器采用四级延迟单元的环形振荡器,每级采用RS触发结构来产生差分 输出信号,在有效降低静态功耗的同时,具有较好的抗噪声能力; 5)采用全定制设计的可编程分频器,在尽可能的减少设计单元的同时,实现对输 出不同频率的调节要求。 所设计的电荷泵锁相环采用SMIC 0.351am CMOS工艺实现,5V电源供电,其面积 为502I-tm×496肛m。仿真结果表明,锁相环的频率捕获范围为2MHz--一60MHz,在VCO 输出频率为20MHz时,环路的锁定时间为12.7p.s,抖动的峰峰值小于512ps,功耗为 6.2mW,能完全满足DSP芯片时钟系统的要求。 最后,为了DSP系统仿真的需要,论文还对所设计的电荷泵锁相环建立了Vefilog 功能模型,并对今后下一步工作中建立锁相环P核,实现锁相环的可复用性作了展望。 关键词:锁相环 电荷泵 压控振荡器 IP核 Abstract Abstract With the rapid development of IC design and process,hi【gh performance and low cost are now the main challenges for SOC design.Phase—locked loop(PLL)used as clock generator on chip becomes very critical.Because of the merit of integrated easily,low power,low jitter, small phase difference error and big capture scale,the CPPLL(Charge-pump PLL)has become one of the major digital PLL product. This paper presents a third--order CPPLL used in the 1 6-bit fixed-·point DSP.Based on the analysis of the theory of CPPLL and application requirements in the DSP,the structure and the performance specifications of the PLL are defined,and then the subcircuits are designed.During these procedures,this thesis discusses and solves the following problems: 1)Optimizes the PFD(Phase and Frequency Detector)to reduce the Dead-zone and increase the bandwidth of phase detector; 2)Adopts a new type of CP(Charge—Pump)with accelerated switch in source,it solve the effect of charge sharing and with high current matching accuracy; 3)Adopts a second-order RC filter to reduce the output tipple,and optimizes the parameters ofthe filter; 4)Adopts a ring VCO which consists of four stage of delay elements,each of them adopts the RS flip-flop to generate difference output.This structure reduces the power dissipation effectively and with much better performance in anti-noise; 5)Design the programmable frequency divider by method of full custom.It reduces elements as much as possible and meets the different requirements in the frequency of output clock. The CPPLL is completed in SMIC 0.35um CMOS process with 5V supply voltage.the area of the chip is 5021xmx476}tm.Simulation results show that the PLL Can operate from 2MHz to 60MHz.When the output of VCO is 20MHz,the lock time of the PLL is 1 2.7ps,the peak-to-peak jitter is less than 51 2ps,and its power dissipation is only 6.2mW,SO it can fully saitisfy the requirements of the DSP clock system. At the end,this thesis creates the Verilog function model of the CPPLL in order to meet the demand of DSP system verification,and briefly presents the design of PLL IP core in future work. Keywords:phase·-locked loop property core charge··pump voltage controlled oscillator intellectual lI 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取 得的研究成果.尽我所知,除了文中特别加以标注和致谢的地方外,论文 中不包含其他人已经发表或撰写过的研究成果,也不包含本人为获得江南 大学或其它教育机构的学位或证书而使用过的材料.与我一同工作的同志 对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。 签 名: 日 期: 关于论文使用授权的说明 本学位论文作者完全了解江南大学有关保留、使用学位论文的规定: 江南大学有权保留并向国家有关部门或机构送交论文的复印件和磁盘,允 许论文被查阅和借阅,可以将学位论文的全部或部分内容编入有关数据库 进行检索,可以采用影印、缩印或扫描等复制手段保存、汇编学位论文, 并且本人电子文档的内容和纸质论文的内容相一致。 保密的学位论文在解密后也遵守此规定。 签 名: 导师签名: 日 期: 第一章绪论 第一章绪论 1.1课题研究背景和意义 锁相环PLL(Phase.Loeked Loop)是一个闭环的相位自动控制系统,它的输出信号 能够自动跟踪输入信号的相位变化,因此也可以将之称为相位差自动跟踪系统,即能够 自动跟踪两个信号的相位差,并且靠反馈控制来达到自动调节输出信号相位的目的。 世界上第一个锁相环电路是1932年由法国工程师Bellescize提出的[11,他在提出同 步检波理论时,第一次公开发表了锁相环电路的数学描述,并用其提取相干载波来完成 同步检波。第一片锁相环集成电路出现于1965年,采用全模拟电路实现:利用一个四 象限模拟乘法器实现相位检测,无源RC电路实现环路滤波,压控振荡器产生锁相环的 输出信号,这种锁相环被称为模拟锁相环(APLL)或线性锁相环(LPLL)t21。随着对锁相技 术的理论和应用研究不断深入,1970年出现了最早的数字锁相环(DPLL),准确地讲这 是数/模混合锁相环(Mixed.signal PLL),因为除了用异或门或者JK触发器搭建的鉴相 模块,其它组成模块依然采用模拟电路。后来数模混合锁相环技术不断发展,理论也逐 步完善,成为现代锁相环产品的主流。 此外,还出现了另一种类型的锁相环——“全数字锁相环”(ADPLL)【3,4】,即电路 全部由数字电路实现,它不含像电容电阻这类的无源器件,而且内部信号也全是数字信 号。由于全数字锁相环所有部件均用数字电路实现,因此在抗干扰能力方面有较大优势, 且设计难度较含有模拟电路的锁相环要低15],但由于全数字锁相环的锁相精度不高、且 很难得到超过一个数量级的倍频系数,因此目前高性能VLSI应用中大多还是采用数模 混合型锁相环【6】。 随着半导体技术的发展,深亚微米CMOS工艺的出现,锁相环的性能不断提高, 其应用范围也不断扩展。除了用于传统的频率合成、频率变换、模拟/数字信号的调制与 解调外,锁相环还广泛用于数字通信中的位同步提取以及时钟恢复。目前,像DSP这 种包括各种功能子系统在内的高速、集成化的系统,对时钟信号偏斜(Clock Skew)和 相位抖动指标的要求越来越严格【7'81,作为片上时钟发生器的锁相环电路设计已经成为 当今VLSI电路设计的一个热点和难点19]。 本文根据实际工程需要,基于SMIC 0.351am CMOS工艺,设计了一款用于16位定 点DSP芯片的高性能低噪声的电荷泵锁相环电路,并对其建立了Verilog功能模型用于 DSP系统的整体仿真,具有重要的理论意义和实际应用价值。 1.2锁相环研究现状及一般方法 随着集成电路产业的不断发展,锁相环作为一个基本的ASIC宏单元,被广泛的应 用于无线通讯和微处理器的时钟电路,对于其工作频率、功耗、噪声特性、捕获时间、 芯片面积、工艺成本等方面的研究逐渐成为人们关注的焦点。 在国内,由于加工工艺及试验条件所限,对于锁相环的研究生产水平普遍不高。虽 江南大学硕士学位论文 然近来有部分国内厂商推出了速度在1.5GHz以上的PLL产品,但其主要还是以反向设 计为主,很少拥有自主知识产权,高性能PLL产品的核心技术仍主要集中在一些国际跨 国IC公司手中。 而在国外,锁相环技术不断发展,一方面在原有PLL结构的基础上提出了很多全新 的、性能优越的子电路模块结构,主要体现在新型鉴频鉴相器、电荷泵和压控振荡器的 设计上;另一方面,锁相环路也不再局限于早期PLL的简单结构,DLL(Delay-Lockexl L00p)00,i q、MDLL(Mixed.mode Delay-Locked Loop)㈣、SMD(Synchronous Mirror Delay)113]等新结构不断涌现。 当前,在工程上应用最多的是基于鉴频鉴相器PFD(Phase and Frequency Detector) 的电荷泵锁相环CPPLL(Charge.Pump PLL)。相对于其它结构的锁相环,电荷泵锁相环 有易于集成、低功耗、低抖动、频率牵引范围大和静态相位误差小等诸多优点。对于电 荷泵锁相环的分析,一般采用类似于模拟锁相环的研究方法,认为当它锁定时输出频率 不变,相差很小,进而将鉴频鉴相器看作一个线性部分,它的输出正比于输入的相差, 最终得到类似于模拟锁相环的解析公式。然而,上述的方法仅适用于电荷泵锁相环锁定 的情况,对于锁相环捕获过程就无能为力了。还有人对电荷泵锁相环的Z域模型进行了 研究[14.151,但一般只局限于二阶电荷泵锁相环,而且理论推导较为繁琐,想得到解析解 比较困难,对三阶电荷泵锁相环116]的研究就更为困难。但足,三阶电荷泵锁相环较二阶 电荷泵锁相环而言,性能更为优越。这是由于三阶电荷泵锁相环在二阶的基础上又引入 了一个极点,减小了滤波器的输出纹波对压控振荡器的影响,抑制了压控振荡器控制电 压的跳动,保证了压控振荡器输出相位的稳定性,同时降低了锁相环的内部噪声。 1.3论文的主要工作和创新点 论文从锁相环的基本理论入手,对电荷泵锁相环的组成、线性模型、稳定性以及噪 声特性进行了分析。然后根据DSP芯片对锁相环的具体应用要求,确定了锁相环的总 体电路结构和各项性能参数。之后再将各项参数指标分到各个模块上,进行单元电路的 设计。 单元电路的设计和仿真是论文的工作重点。其中,对于鉴频鉴相器的设计,在降低 死区的同时,有效地增加鉴相带宽;对于电荷泵的设计,采用开关在源极的新型电荷泵 结构,在消除电荷共享效应的同时,具有开关加速的功能以及很高的电流匹配精度;环 路滤波器的设计时采用二阶RC无源滤波器,提高了锁相环的稳定性,减小了纹波;压 控振荡器采用四级延迟单元的环形振荡器,每级采用RS触发结构来产生差分输出信号, 在有效降低静态功耗的同时,具有较好的抗噪声能力;另外,论文还用全定制的方法设 计了最大分频系数为9分频的可编程分频器,在尽可能的减少设计单元的同时,实现输 出频率的调节要求。在这过程中,每个模块的设计均使用Hsipce软件进行晶体管级的功 能仿真,并对仿真结果进行了仔细分析。 对各个子电路模块的设计仿真完成之后,本文将模块电路调联起来用Hsim软件进 行锁相环路的系统仿真。仿真结果表明,锁相环的捕获频率范围为2MHz'--60MHz,在 2 第一章绪论 VCO输出频率为20MHz时,捕获时间为12.7us,抖动的峰峰值小于512ps,功耗为 6.2roW,能完全满足DSP芯片时钟系统的要求。 之后论文通过分析深亚微米工艺下数模混合电路的版图设计技术,设计了该锁相环 电路的版图,设计中采用SMIC 0.359in CMOS工艺,三层金属布线。 最后,为了DSP系统仿真的需要,论文对所设计的电荷泵锁相环建立了Verilog功 能模型,并对今后下一步工作中建立锁相环IP核,实现锁相环的可复用性作了展望。 电荷泵锁相环及其IP核的设计研究将提高国内锁相环的设计水平,促进数模混合电路 设计和SOC技术的发展。 本文的创新之处主要有: (1)采用开关在源极的新型电荷泵结构,在消除电荷共享效应的同时,具有开关加 速的功能以及很高的电流匹配精度。 (2)压控振荡器采用四级延迟单元的环形振荡器,每级采用RS触发结构来产生差 分输出信号,在有效降低静态功耗的同时,具有较好的抗噪声能力。 (3)采用全定制设计的可编程分频器,在尽可能的减少设计单元的同时,实现对输 出不同频率的调节要求。 (4)建立了锁相环的Verilog功能模型。 1.4论文的结构 本文研究设计了一款用于16位定点DSP芯片的高性能低噪声电荷泵锁相环电路, 并建立了其Verilog功能模型用于DSP系统的整体仿真。论文共分为六章: 第一章是绪论,主要介绍本课题的研究背景和意义,锁相环研究现状及一般方法, 论文的主要工作及创新点,论文的结构。 第二章阐述了锁相环的相关设计理论,首先通过介绍基本锁相环的工作原理,引出 了电荷泵锁相环的组成,然后对电荷泵锁相环的线性模型进行分析,推导了三阶电荷泵 锁相环的系统传递函数。接着介绍了锁相环的稳定性和噪声特性,提出了一种环路滤波 器的优化设计方法,为后面实际电路的设计提供指导,最后简单介绍了锁相环的主要性 能参数。 第三章是电荷泵锁相环的设计实现,首先根据DSP芯片对锁相环的具体应用要求, 确定了锁相环的总体电路结构和各项性能参数。之后将各项参数指标分到各个模块上, 分别对各个子电路进行设计,并完成了子电路的功能仿真。 第四章是锁相环路的整体仿真分析及版图设计,分别对锁相环路的锁定时间、捕获 范围、抖动、以及充放电时的电流匹配精度进行了仔细的仿真,并比较了环路在不同温 度和电源变化时的特性。之后通过分析深亚微米工艺下数模混合电路的版图设计技术, 完成了该锁相环电路的版图设计。 第五章主要对论文所设计的三阶电荷泵锁相环建立了Verilog功能模型,用于DSP 系统的整体仿真。 3 江南大学硕士学位论文 第六章为结论,总结了本文的主要工作,并对今后下一步工作中建立锁相环P核, 实现了锁相环的可复用性作了展望。 4 第二章锁相环的设计理论 第二章锁相环的设计理论 2.1基本锁相环的工作原理 锁相环是一个闭环的相位控制系统,它的输出信号(由振荡器产生)的相位能够自 动跟踪输入参考信号的相位。当锁相环处于“锁定”状念时,输出信号与输入参考时钟 的相位差为零或保持不变fl 71。如果产生一个相位差,控制理论将对振荡器起作用,使得 相位差降至最小。在这样一个控制系统中,输出信号的相位被锁定到参考信号的相位。 基本的锁相环结构如图2.1所示,由三个基本功能模块组成:压控振荡器(VCO)、 鉴相器(PD)、环路低通滤波器(LPF)。 % ‰ 呢埘 宓瞳 图2—1基本的锁相环结构 Fig.2-1 The bas ic archi tecture of PLL 其中鉴相器用来比较参考时钟吃的相位和VCO输出时钟吃,的相位,产生的输出 与它们的相位差在一定范围内近似成线性比例,即 ‰≈K肋·(‰一九) (2.1) 这里KPD为鉴相器的“增益”,单位为V/rad。 由于在稳态下,振荡器的控制电压必须保持恒定,也就是说鉴相器的输出必须经过 滤波。因此在鉴相器和VCO之间插入一个环路低通滤波器,用来抑制鉴相器输出的高 频成分,仅把直流分量■,F送到振荡器。暂时我们假设该环路低通滤波器在低频下具有 单位增益(例如,一阶RC电路)。 压控振荡器是根据不同的输入电压控制输出信号频率,理想的VCO其特性函数为: 国。f=COo+K比.D¨w (2.2) 其中K啪为常数,表示电路的灵敏度。 这里要注意的是,图2.1所示的反馈环路是比较输入与输出的相位,而不需要了解 其反馈的电压或者电流。如果环路增益足够大,那么在稳态时,输入相位九与输出相位 ≯。,之间的差就会降到很小的值,使相位对齐。 现在分析锁定条件下,输入有微小的相位变化或频率变化时锁相环的响应。 考虑锁相环刚开始处于锁定状态,假设它的输入和输出波形可表示为: VI'/I(t)=形@OSO)1t ‰,(t)=%cos(calt+九) (2.3) (2.4) 江南人学硕士学位论文 式中忽略了高次谐波,九是静态的相位误差。如图2—2所示,假设输入在t=t,时有一个 相位阶跃吮,也就是,九=CO。f+办“O—t1)。由于滤波器的输出不会立即发生变化,所 以VCO刚丌始还是以频率q振荡。随着输入输出间相位差的增加,鉴相器产生的脉冲 宽度增大,迫使‰逐渐上升。结果,VCO的频率丌始变化,试图将相位误差减到最 小。在该过程中环路不再锁定,因为相位误差一直随时间变化。 匕。 ‰ ‰ ■。 图2—2锁相环对相位阶跃的响厘 Fig.2-2 Example of phase Step response VCO的频率丌始变化后,如果锁相环又回到锁定状态,则07。,必须最终回到q,从 而使‰和九也回到他们原来的值。由于九改变了办,所以VCO频率的变化必须使07。, 下的面积能够为≯。,提供增加的相位办,即: I.070utdt=≯l ’‘l 因此,当环路稳定下来后,输出吃。变为 吃,(f)=%cos[071t+矽o+办u(t—t1)】 (2.5) (2.6) 从而如图2-2所示,≯。,逐渐赶上了屯。 需要注意以下两点: (1)在锁相环又回到锁定状态后,所有的参数(总的输入输出相位除外)都回到 其初始值。也就是说,九,‰以及VCO频率保持不变,这是期望的结果,因为这三 者存在一一对应的关系而输入频率保持不变。 (2)振荡器的控制电压可为PLL的分析提供了一个合适的测试点。测量图2.2中 的相位和频率随时间的变化很难,而在仿真和测量中可轻易监测巧PF。 现在观察PLL在t=t,时刻输入频率发生小的阶跃A07的情况下锁相环的响应,如图 2.3所示,与相位阶跃的情况一样,VCO开始以07,振荡。此时,鉴相器产生逐渐增宽的 脉冲,‰随时间增大。当07。,达到力。+A07时,鉴相器产生的脉冲宽度开始减小,最 后稳定在一个值上,产生的直流分量为(q+A07--07。)/K脚。因此,锁相环对频率阶跃 的响应使控制电压和相差都有固定的变化。如果输入频率变化缓慢,缈。,将跟踪CO加。 6 第二章锁相环的设计理论 ’‘ ! -:∞协I·A口 ‰J1几fuljl厂L九,L厂u‘L厂乙 ——; ——.—!—:了..了..————’—一 ‰Jlj—卜L儿几n』』儿 ‰ 一 厂1 jj几 几'nn几 几几 几几 几几 几几 几门几nn k——÷一————~一 虬 |.//—~—一 tl t 图2-3锁相环对小的频率阶跃的响应 Fig.2-3 Response of a PLL to a smaI 1 frequency step 由上可见,锁相环是一个动态系统,它的响应与输入和输出的过去值都有关系。只 要输入和输出保持精确的周期性(也就是九=co。.t且九,=缈由t+九),环路将工作在稳 定状念,不会发生瞬态变化。只有输入或输出的剩余相位发生变化时,锁相环爿‘会有响 应。 2.2电荷泵锁相环的组成 电荷泵锁相环是当前工程中应用最广泛的锁相环结构,与传统的锁相环相比,电荷 泵锁相环捕获范围大、捕获时间短,稳定性大幅度提高,功耗也有相当程度减小,整体 性能有一个质的飞跃【181。 电荷泵锁相环的基本结构如图2.4所示,基本组成包括鉴频鉴相器(PFD)、电荷泵 (CP)、低通滤波器(LPF)、压控振荡器(VCO)和分频器。从图中可以看出,与基本 锁相环相比,电荷泵锁相环新增了鉴频鉴相器的鉴频功能,同时还增加了电荷泵和分频 器模块,而其余各部分与基本锁相环结构相同。这里,我们先对电荷泵锁相环不同于基 本锁相环的各个模块作简单介绍。 0加 0础 图2-4电荷泵锁相环的基本结构 Fig.2-4 The bas ic architecture of charge—pump PLL 1.鉴频鉴相器 鉴频鉴相器是电荷泵锁相环中的数字部件。它检测输入信号和反馈信号的相差和频 差,并输出三种逻辑状态作为控制电荷泵的开关。 鉴频鉴相器有如下特点: 7 江南人学硕士学位论文 (1)鉴频鉴相器是边缘触发器件,它不关心输入和反馈信号的占空比是否为50%, 而对于异或门鉴相器则严格要求信号的占空比为50%; (2)鉴频鉴相器可以鉴别频差,而不需要辅助频率捕获。当鉴频鉴相器和电荷泵同 时使用时,理论上可以获得无限的牵引范围。 (3)当使用鉴频鉴相器时,输入信号或反馈信号的触发边缘转换多一次或少一次都 可能引起很大的误差信号,并且这种效应可能持续多个周期。 鉴频鉴相器最基本的电路结构如图2.5所示,它由两个D边缘触发器和一个与门构 成。D触发器的输入D端被置为高电平“l",复位端Reset是由两个D触发器的输出经 与门后产生,输入信号A、B作为D触发器的时钟。 I DD 图2-5鉴频鉴相器电路结构 Fig.2-5 Schemati CS of PFD 鉴频鉴相器的工作过程如下:设初始值Q爿=绋=0,当输入A由低变高,则Q彳输 出高电平;接着若B也从低到高,于是绋也输出高电平,则与门使两个触发器复位。 换句话说,G和如同时在短时间变高,但两者的平均值之间的差值依然能J下确地表示 输入的相位差或者频率差。鉴频鉴相器的工作波形和状态变换如图2-6和图2.7所示, 可以看出它共有三种状态:“l’’、“0”、“一l"。 ●状态“1”表示Q。为高,控制电荷泵对滤波器充电; ●状态“0’’表示级和绋均为低,电荷泵处于保持态; ●状态“一l’’表示为Q占高,控制电荷泵对滤波器放电。 爿厂]厂]厂]厂] B 厂].厂]厂]厂]. Q』—L『1 f1 1 一 一 一一 一一一一 一 H 啪№ H 图良 H 工胁 作珊 波。 形吖 图P 阳 第二章锁相环的设计理论 .厂^j ,/—、厂一、 ,cQ\ 受/. \../93,^ ■U 2.电荷泵 图2-7 PFD状态转换图 Fig.2-7 State diagram of PFD 电荷泵是由两个带开关的电流源组成,根据两个逻辑输入信号来决定:是把电荷泵 入环路滤波器还是将电荷从环路滤波器中泵出。图2.8为基本的电荷泵结构,它由一个 PFD驱动,后面接低通环路滤波器。 图2-8基本的电荷泵结构 Fig.2-8 SchematiCS of simple charge—pump PLL 其工作过程如下: 当鉴频鉴相器输出电压信号UP为高时,电荷泵上面开关导通,电荷泵将以电流,。 对滤波器充电;当鉴频鉴相器输出DN为高时,打开电荷泵下面开关,电荷泵以电流,: 对滤波器放电。由于这种结构是通过电流充放电来改变输入低通滤波器的电压的,故对 低通滤波器的电压幅值没有限制。因而,电荷泵锁相环的捕获范围很宽,它完全由压控 振荡器能够工作的频率范围决定。另外,当电荷泵上下的开关都关断时,低通滤波器的 电压保持原来值,由于UP和DN信号实际表征的是输入与输出之间的相差,因此鉴频 鉴相器的输出相差为O,这说明了电荷泵和鉴频鉴相器结构具有零静态相差误差的优点, 它产生的输出时钟信号相比于输入信号无失真。 3.分频器 当锁相环反馈通路中加入分频器后就可以实现对输入信号的倍频作用。分频器的输 入信号来自压控振荡器的输出,输出信号接到鉴频鉴相器上。它把压控振荡器的输出频 9 江南大学硕士学位论文 率经过M次分频后传到鉴频鉴相器,用来和参考信号进行频率和相位的比较。我们假 定输入频率为C.O加,输出频率为缈刎,分频为M,那么它们之间的关系为: ‰=缈。,/M (2.7) 目前分频器多采用数字电路实现,其使用的D触发器和加法器都是常见的结构。 2.3电荷泵锁相环的线性模型 由图2.4可见,电荷泵锁相环作为一个反馈系统来说是非线性的。但是,当环路处 于锁定状态或处于工作点附近时,其相位的变化可以采用线性模型进行很好的近似【19】。 假定输入与输出相位分别为九、丸,,以为输入丸与≯。,分频后的相差。我们来讨 论环路锁定时的情况,此时系统传输函数为: 耶,=瑞 (2.8) 这旱①加(s)和①。。(s)分别是丸和九,的拉普拉斯变换,九的拉普拉斯变换则为①。(s)。 由于在输入信号的一个周期内,鉴频鉴相器的输出为“1’’或者“一1”的时间为: to.=九/to胁 (2.9) 其中国如为输入信号的频率,因此若电荷泵充放电的电流匹配且均为,即,则在输入信号 f。:丛:生丛 的一个周期内流入(或流出)低通滤波器的平均电流应为: 。 7’ 2zr (2.10) 从上式可以看出,流入(或流出)低通滤波器的平均电流与信号频率无关。因此, 通过将电荷泵输出电流平均化,可以得到鉴频鉴相器和电荷泵共同使用时,输出电流对 输入相差的传递函数为: 一==一 I(s) Ice ①。(s) 2万 (2.11) 低通滤波器的选取对环路的影响非常大。有源滤波器会引入自身的电源噪声,高阶 的无源滤波器稳定性和抗噪能力又差,因此一般选取最简单的低阶无源滤波器。一阶低 通滤波器是尺P和CP的串联组合,如图2-9(a)所示,每次CP对LPF注入电流和拉出电流 时,尺P上会形成一个固定电压U=IcpRP,从而使得控制电压会经历一个大的跳动。即 使在锁定的情况下,电荷泵上的注入电流和拉出电流的不匹配以及电荷泵的两个控制开 关均导通时的电荷注入和时钟馈通,都会在VCO的输入上引起电压跳动,这就形成了 纹波,作用于VCO上会造成相位的漂移。为了缓解这个问题,引入附加电容cl,将它 与尺P和Cp并联,如图2-9(b)所示,它的加入可以显著减小控制电压的纹波,改善输出 信号的纯度。 二阶无源低通滤波器的传输函数可以得到: 10 第二章锁相环的设计理论 耶)2石i1+sReC磊p (2.12) ;goe,s为拉普拉斯因子。如果c1远小于CP,大概为其1/10左右,则式(2.12)变为: ,(s):—1+_sReCe (2.13) 此时低通滤波器相当于一阶无源低通滤波器的模型,这将为以后的分析带来很大的方 卜 (a) 【b) 图2-9一阶和二阶低通滤波器 Fig.2-9 Fi rst—order and second—order 10w—pas s fi 1ters 接下来讨论压控振荡器,根据式(2.2),压控振荡器的输出角频率国。,正比于控制信 号‰,但VCO系统的模型应当输出‰而不是国。,。通过对变化频率积分可以得到: ≯。,(f)=K啪I‰dt (2.14) 九,的拉普拉斯变换为: ①删(s)=垒堕‰ J (2.15) 型:—Kv—co 即得到VCO的传输函数: (2.16) v嗯F s 分频器将VCO的输出信号频率降低到原来的1/M倍,同时也将相位降低到原来的 1/M倍,因而分频器只是一个增益模块,其增益为1/M。 现在我们建立电荷泵锁相环在锁定状态下的线性模型,如图2.10所示。这个系统 可以描述PLL在输入相位阶跃、频率阶跃或者其他激励信号时的相位变化,它的传输函 一瑞2趣 数为: I cPF0s、Kyc0 ㈦17) 27r.M 将式(2.13)LPF的传输函数F(s)代入系统传输函数厅(s)可得: 江南火学硕十学位论文 M.砌pq.(÷+1) 2万≯云若‰丽 州D s’+(c)ps‘+K(I)P‘S+K∞p∞f (2.18) 其中,K=丽Ice"百Kvco丽ReCI,%=篇∽=而1。 可见,当无源低通滤波器为 二阶时,电荷泵锁相环的线性模型为三阶的。 0拥(曲 PFD,CP VCO ①础Q) 州加一 ㈦㈣ 此时电荷泵锁相环为二阶系统,把Ⅳ0)的分母写成规范形式S2+2知。s+09。2可得: 锁……私=暖 (2.20) 阻尼因子孝=半 (2.21) 2.4电荷泵锁相环的稳定性及噪声分析 从上节的介绍可见,电荷泵锁相环可看作连续时间线性系统来分析。将锁相环看作 线性系统,则它的环路带宽和相位裕度就决定了系统性能。环路带宽决定锁相环路的响 应速度120];而相位裕度则影响环路的频率过冲和稳定性。由于采用了二阶RC滤波器, 极点的引入带来了锁相环路的稳定性问题【2¨。这罩我们介绍一种环路滤波器的优化设计 方法,通过这种方法,给出设计时所需的环路带宽和相位裕度可以保证锁相环路的稳定 性122]。 根据上节的分析,电荷泵锁相环的开环传递函数可以得到为: G(s): 生茎鬯坚±生;(2.22) 、7 2zrM(Cl+CP)(s正+1)·s。 12 第二章锁相环的设计理论 其中五=鬻,T2=Req。 将其写成频域形式: G(j03)=二!垫!』竽圣±望:(2.23) 2xM032(cl+Ce)(1+j03TI) 故其相位裕度为: 缈(缈)=180。+tan-1(03T2)-tan-1(03r,) (2.24) 为求得相位裕度的最大值,可设当仞:缈。时,—de_(c—o):O,则 (2.25)03 ..:=——』芦一= 。 √互疋 0Z. 23 由式(2.20)相位函数的单调性可知,当环路带宽等于03,时,可得最大相位裕度为: %=tan一(co。r2)-tan~(03。互) (2.26) 如果设计时给出了锁相环要求的带宽03和相位裕度妒就可以根据式(2.24)和(2.25)求 得时间常数正和正的值: Z:—seetp-—tan(o J.一。。。。’’。。。。‘‘o‘。。。。。’‘。。一 。 国 疋2六 (●2,.21, 7)J Q28, 然后根据式(2.27)和(2.28)以及互=石Rp了CI百Ce,疋=砟c尸,可以得出二阶环路滤波器 的电容电阻参数值为: 再丽 G=罢‘弓笋 1/1+032正2 (2.29) o=cJ·(詈-1) 』I (2.30’ 邱=互Ce (2·31) 另外,锁相环电路总是不可避免地要受到噪声的影响,噪声作用于锁相环电路会使 捕获变得更加困难,跟踪性能降低,输出相位抖动增加,甚至导致失锁。因此在高速锁 相环设计中,低噪声也是一个非常重要的指标[23,24]。 图2.1 l所示为在各种噪声影响下的电荷泵锁相环等效框图。假设输入信号的相位 为丸,输出信号相位为矽俐,经过鉴频鉴相器比较后产生频差(或相差)信号控制电荷泵充 放电,在环路滤波器上形成控制电压使压控振荡器输出频率发生改变。其中“和≯加分 别是输入信号自身噪声和压控振荡器自身噪声。电源噪声‰通过传输函数日。(s)耦合 到振荡器输入端,对环路输出产生影响,而衬底噪声也可看作是另一种形式的电源噪声。 江南火学硕士学位论文 压控振荡器输入端信号由两部分组成,主要部分是滤波器输出的控制电压信号,取决于 输入鉴频鉴相器的相差信号;还有一部分是等效的噪声信号,包括输入信号噪声和电源 噪声等等。 唬们 小‰2一{瓦++寺繁五M百++南高 s.M 、’ S. 一 s-M 一 旺Q3322’ , 令q(s)= .Kvc。H(s) ^^∽。=苯卜Kvc。每H.心(s)心。∽=卜雨1再 1+-sKS.·vM肘c。H(s)。 则F式成立: ≯删=G£(S)·(九+≯M)+G口(s)·y赢+G爿(s)·≯加 (2.33) 实验证明,上式中G。.(s),G8(s),G片(s)是分别具有低通、带通和高通特性的传递 函数。由此可见,输入噪声≯Ⅳ,将对振荡器输出信号噪声的低频部分产生影响。与此相 反,≯ⅣD和‰的影响将构成环路的高频噪声。一般来说,作为时钟发生器或频率合成 器时,电荷泵锁相环的输入参考信号来自具有较高频率稳定度的晶体振荡器,输入噪声 的影响较小。因此在满足环路稳定的前提下可以尽量扩展环路带宽,使压控振荡器输出 噪声≯ⅣD的干扰作用最小化。同时为了减小电源(衬底)噪声的影响,应选择适当的电路 结构使Ⅳ。(s)具有尽可能小的幅频响应。 总的来说,对模拟电路而言,衬底噪声和电源噪声的干扰常常是最严重的问题。对 数模混合锁相环而言,严重的噪声干扰常常会引起锁相环输出信号很大的相位抖动。 14 第二章锁相环的设计理论 2.5锁相环的主要性能参数 为了便于分析本文中DSP芯片对锁相环时钟发生器的各种性能参数的要求,以及 为后面的仿真结果提供参照,这里例举了以下在锁相环设计中需要考虑的主要性能参 数: (1)捕获频率范围 频率捕获范围是指锁相环输出频率的最小值(厶,)曲和最大值(厶,)一之间的变化 范围。一般来说,该频率范围与振荡器的频率可变范围有关。也可以用覆盖系数 K=(厶,)一/(厶,)岫来表示。 (2)频道数和频率间隔 频道数是指锁相环所能提供的频率个数。当然,各个频率信号不是同时存在的,即 电路在分频比M确定的条件下只能输出某一个频道信号。 频道间隔是指两个相邻频率之间的频率差,也称为锁相环的频率分辨率。频率范围 和频道间隔共同确定了频率数。 (3)锁定时间 锁定时间是指锁相环从某个输出频率切换到另一个频率所需要的时间,它包括频道 置定时间即分频比M的置定时间和频率捕获时间。频率捕获时间与环路的初始频率差 有很大的关系,初始频率差越大,所需要的捕获时间就越长。 (4)相位噪声与抖动 锁相坏输出时钟的噪声特性是锁相环的一个重要的指标,通常用两个指标来进行评 估,一个是相位噪声,另一个是输出频率在中心频率附近的时钟抖动。这两个参数在本 质上是一样的,前者是噪声在相域的表现,后者是噪声在时域的表现。相位噪声定义为, 离载波频率∞,有△缈距离的单位带宽内噪声的总能量与载波的总能量之比,如图2-12 所示。 时钟的抖动特性能够直观的表示出时钟信号的频率稳定性,对其评估的指标有多 种,而且比较复杂,如图2.13所示。一般而言,在仿真阶段主要是对仿真得到的波形 文件做初步的数据分析,而在流片后芯片测试阶段通过示波器来直接观测时钟抖动。 J /\ 、●、一 图2-12相位噪声 Fig.2-12 Phase—noi se 江南大学硕士学位论文 图2—13时钟抖动 Fig.2-1 3 Clock jitter 在具体的描述中,时钟抖动主要有以下四种方式: ●长周期抖动(10ng—termjitter):也称绝对抖动(absolutejiUer),即鉴相器两输入 信号之间的静态相差,如图2.14(a)所示。它能方便地把握信号的整体特性,缺点是 没有包含动态抖动特性。 ●周期间抖动(cycle—to.cyclejitter).定义为每一个周期和相邻周期的差值,如图 2.14(b)所示。 ●均方根抖动(rmsjitter):指时钟每个周期的均方根,可以用来描述时钟抖动的 动态特性。 ●峰峰值抖动(peak-peakjitter).指最大周期和最小周期问的差值,因其无法精确 确定,工程上一般表述为小于某个值。 nn n\ ..■—·__.-.H■■—————--.. r r+A,.r’△,, (b) 图2-14抖动的定义(a)长周期抖动(b)周期间抖动 Fig.2—14 The definition of ji tter(a)long—term jitter(b)cycle—to-cycle Jitter (5)面积 从降低成本角度出发,我们希望芯片的面积能够最小。 (6)功耗 对于不同的应用场合,对功耗的要求不同。当锁相环用于系统芯片时,我们希望它 的功耗能够降到最低。 16 第二章锁相环的设计理论 2.6小结 本章从基本锁相环的工作原理入手,引出了电荷泵锁相环的组成,然后对电荷泵锁 相环的线性模型进行分析,推导了三阶电荷泵锁相环的系统传递函数。接着介绍了锁相 环的稳定性和噪声特性,提出了一种环路滤波器的优化设计方法,为后面实际电路的设 计提供指导,最后简单介绍了锁相环的主要性能参数。 17 江南人学硕十学位论文 第三章电荷泵锁相环的电路设计实现 3.1电荷泵锁相环的整体设计 3.1.1时钟发生器的工作模式 本文设计的电荷泵锁相环是根据DSP芯片对时钟发生器的总体设计要求来确定的。 时钟发生器为DSP芯片的CPU、外设和其他内部模块提供所有需要的时钟信号以及Idle 低功耗模式的输入信号。图3.1为DSP中时钟发生模块的结构图,从图中可见,基于锁 相环的时钟发生器主要有两种工作模式: ●振荡器模式 这种模式由DSP内部晶振提供4MHz、6MHz或者8MHz的参考时钟,由内部寄存 器的控制位来决定是将其直接输出作为CPU的时钟,或者将其二分频后输出作为CPU 的时钟,还是通过PLL来输出时钟信号。晶振电路所提供的参考时钟频率由软件初始化 选择。 ●外部时钟模式 当工作在外部时钟模式时,DSP内部晶振电路被旁路掉,从XTALl/CLKIN引脚输 入的外部时钟源作为参考时钟,同样由内部寄存器的控制位束决定是将其直接输出作为 CPU的时钟,或者将其二分频后输出作为CPU的时钟,还是通过PLL来输出时钟信号。 图3-1时钟发生模块的结构图 Fig.3-1 B10ck diagram of clock module 由此我们可以看到,当输入参考信号直接作为CPU的时钟信号时,PLL被旁路掉, 论文为了分析电荷泵锁相环工作时的具体过程,不讨论上述情况。只讨论DSP时钟发 生器通过锁相环路产生CPU时钟信号的情形。 第三章电荷泵锁相环的电路设计实现 3.1.2电路总体结构和参数的确定 根据图3.1所示,当通过PLL来产生CPU的时钟信号时,首先PLL内部寄存器将 决定是把输入信号直接作为其参考时钟,还是将其二分频后再作为参考时钟。该参考时 钟和压控振荡器的M分频作为鉴频鉴相器的输入(其中M可以为l、2、3、4、5或9), 经过鉴频鉴相器进行频率和相位的比较之后,产生相应的输出作为电荷泵的开关信号。 电荷泵实现对低通滤波器的充放电,而低通滤波器的输出信号调整压控振荡器的输出频 率,从而构成反馈回路。 由上述分析,本文所设计的用于16位定点DSP芯片的电荷泵锁相环的总体结构可 以用如图3.2所示来实现。其中,V一为输入参考时钟,PLL Clock为输出时钟信号, V融为锁相环使能信号,当V础为高电平时锁相环正常工作;当V诎为低电平时 锁相环进入Idle模式,此时输出时钟停止,引脚被上拉为高电平。另外,fn、舵、ff3、 if4、if5、ff9为分频控制信号,实现对不同输出频率的调节。 PLL Clock 图3-2本文设计的电荷泵锁相环总体结构框图 Fig.3-2 Systcm diagram of CPPLL design in thiS thesiS 一般来说,系统芯片对PLL频率输出点的要求不多,但作为IP模块的PLL在面积、 功耗、频率捕获范围、锁定时间、时钟抖动特性以及在应用方面的电源电压、温度等都 有一定的要求。在参考相关PLL IP核参数定义的基础上,结合本文涉及的DSP芯片的 具体应用环境,我们定出所设计的电荷泵锁相环的参数要求,如表3.1所示。 为了满足上述表中的各项参数要求,在参考以往设计经验的基础上,文章分别对电 荷泵锁相环电路的各个子模块进行了设计。其中鉴频鉴相器的优化设计,在降低死区的 同时,有效地增加了鉴相带宽;电荷泵采用开关在源极的新型结构,在消除电荷分享效 应的同时,具有开关加速的功能以及很高的电流匹配精度;环路滤波器使用二阶无源 RC低通滤波器降低了输出纹波,并对滤波器参数进行了优化设计:压控振荡器采用四 级延迟单元的环形振荡器,每级采用RS触发结构来产生差分输出信号,在有效降低静 态功耗的同时,具有较好的抗噪声能力;分频器采用全定制设计的方法,在尽可能的减 少设计单元的同时,实现对输出不同频率的调节要求。 19 江南大学硕士学懒论文 参数 H源电压 。 温度 t 功耗 “ 面积 一 洲 输出时钟额串 洲 锁定时间 肛 接下柬的各节将分别介绍电荷泵锁相环各个模块电路的设计 3.2鉴频鉴相器的设计 3,2.1设计时的综合考虑 正如2 2节所述,鉴频鉴相器的主要功能是检测输入信号和反馈信号的相差和频差, 并输出三种逻辑状态作为控制电荷泵的丌关。因此,在鉴频鉴棚器设计时要考虑的主要 问题有: (1)鉴频豁相器要Ti较大的灵敏度,从而有利于环路噪声的抑制和工作的稳定性。 (2)工作线性区要大,这样可以减小非线性造成的不良影响。 (3)零点漂移要小,在鉴频鉴相器输入相位差为零时,常会在输出端附近有一个 不稳定的小电压出现,这就是F邑压漂移,它的出现会影响环路的工作性能。 (4)希望消除箍频鉴相器的鉴相死区。 (5)尽可能的增加鉴相带宽,使其达到理想的±21r。 其中最后两个问题是鉴频鉴相器设计中遇到的晟主要问题。“死区(dead zone)”的 产生,主要是由于PFD电路输出节点存在电容”“,因此输出信号会有一定的上升时间 和下降时间,当输入的参考电压V一和压控振荡器经分频后的反馈信号‘之间相位差 叫小于某一个定值丸时,输出脉冲没有足够的时问到达高电平,从而无法打开电荷泵 丌关。因此对于陋剥<九,电荷泵并没有注入电流,这意味着环路增益降为零,输出相 位没有被锁定,这时我们|兑电路在△≠=0附近有一个大小等于±九的死区,如图3-3所 示。死区是我们非常不希望的,因为它会使锁相环的随机误差积累到一个较大的值九后 爿去纠正,这样无疑会增大锁柏环的荆动。 第三章电荷泵锁相环的电路设计实现 电菏象电漉J ‘ 死匦一一、、 一九 、~ X 一,, { 卜 +,,, X ~ ^ △I 图3—3鉴频鉴相器死区示意图 Fig.3-3 Dead zone of PFD 为了解决死区的问题,一般会通过复位延迟单元来产生窄脉冲‘261,这些脉冲的宽 度能够开启电荷泵。所以,当相位增加一个极小的量时,电荷泵产生的净电流也成比例 增加。但是,复位脉冲的存在会使得鉴频鉴相器的鉴相带宽小于±2万127],如图34所 示,其中up与down分别为电荷泵的开关输入信号。从图中可以看到,当参考输入时钟 %和反馈信号圪的相位差接近±2万时,由于延时的存在,会使得当%的第二个上升 沿到来时复位信号有效,这样会产生错误的输出。也就是说,当相位差大于2万一△时, 会有错误输出产生,这里△的值为: △=2万·t。d/k (3.1) 上式的f~表示复位脉冲的宽度,t,表示输入参考时钟的周期。 /t升沿丢失 %厂]厂]厂] “口厂] 圪厂]厂] 几 ~吧』 如删. n 厂] 产生错误输出 图3-4产生错误输出时序图 Fig.3-4 Sequence diagram of error output 3.2.2鉴频鉴相器的电路实现 根据以上分析,本文设计的鉴频鉴相器综合考虑了死区及鉴相带宽的问题,在采用 复位延迟单元的消除死区的同时,增加了两级反相器作为缓冲,适当减小了复位脉冲的 宽度,从而增加了鉴相带宽。其电路结构如图3.5所示。 21 江南人学硕士学位论文 down 刖AHD二I 图3-5鉴频鉴相器的电路结构 Fig.3—5 The schemat iC of PFD 电路采用四个由与非门构成的RS触发器实现,其中,NANDl和NAND3、NAND2 和NAND4分别构成了带有复位输入端的RS触发器,复位信号由四输入与非f-j NAND5 产生。这里,%为输入的参考时钟,屹为压控振荡器的输出经分频器后产生的反馈信 号,up和down分别为鉴频鉴相器两个输出端;Sl、S2、S3、S4分别为四个RS触发器 的输出;reset为复位控制信号,当reset=“0”时电路复位。 下面我们以攀频鉴相器工作在鉴相功能时的情况来说明电路的工作原理,假设此时 两个输入信号%和屹的频率相同,且%的相位超自i『屹。设初始状态为%=“1”、%= “1 999则down=“0”、up=“1 999观察电路可知,四个RS触发器的初始状态为SIS2s3S4= “1010”,reset的输出信号为“1’’;当%的下降沿先到达时,S:的状态变为“1”,而 其它的触发器输出状态保持不变,因此四个RS触发器的状态变为SIS:s,S。=“1l 10”,reset 的输出信号仍为“1”,鉴频鉴相器的两个输出端down=“0”、up=“l”;接着,当%的 下降沿到来时,一方面经过与非f-j NAND3和两级反相器,,、,。的延迟之后,s。的状态 变为“1 999 SIS2s3S4=“1 1 l 1 999而另一方面经过与非门NAND3和四输入与非门NAND5 的延迟之后,reset的输出信号变为“O”。但由于四输入与非门NAND5的延迟大于两级 反相器,,、,。的延迟之和,因此在这段延迟时间差内,up=“0”,即产生了一个短暂的 复位脉冲,其脉冲宽度为: f。d=巩∞5一乃。一乃: (3.2) 复位后,s。、S3被置为“0’’,■j2s3s。=“0101 990此后,随着%和%的上升沿的先后 到达,S2和S4先后变为“l”,即SIS2s3s4=“1 101”变为初始状态SlS2S3S4=“1010”。图 3-6为四个RS触发器的状态转换图。 第三章电荷泵锁相环的电路设计实现 初始状态 =0复位 图3-6四个RS触发器的状态转换图 Fig.3-6 State diagram of the four RS fl ip—flops 从以上分析可以看到,为了消除鉴相死区,设计时利用了四输入与非门NAND5的 复位延迟,产生一个窄的复位脉冲。同时,为了尽可能的增加鉴相带宽,在保证复位脉 冲能开启电荷泵的前提下,论文增加了两级反相器,,、,。,根据式(3.1)和式(3.2) 可以得出其鉴相带宽增加了: △矽=2万·(乃。+乃:)/7乙 (3.3) 3.2.3鉴频鉴相器的仿真分析 在鉴频鉴相器的电路设计完成之后,论文用Hspice软件分别对输入参考时钟%和 压控振荡器的反馈信号圪在频率相同,相位不同以及相位相同,频率不同的情况进行了 仿真。图3·7为%和%的频率相同均为20MHz,%的相位超Ij{『或滞后屹的相位5ns 时的仿真波形,图中从上到下分别为输入参考时钟、输入反馈时钟、输出信号down和 输出信号up。 ■2 l ●Z● ●0● ●2 0 -j- '_ l弧撕’ m ‰ f■I(T1■E’ 撕瑚’ 翩翻' 雏 (a)%超前% 江南大学硕士学位论文 ●2● ●2● ●2● 邑量|l亘i邑t;薹lf} ●Z● 。 _ 慷 ‰ 撕舾篇_嘲“ ’ “ ’ “ (b)%滞后% 图3—7频率相同、相位不同时的仿真波形 Fig.3—7 Simufat ion waveforms of the same frequency and different phase 从图3-7(a)中可以看到,当输入参考时钟%的相位超前反馈信号屹时,down输出 窄脉冲,这一脉冲宽度在保证丌启电荷泵,消除鉴相死区的基础上,使鉴频鉴相器具有 尽可能大的鉴相带宽,此时up输出信号的脉冲宽度为西输入相位差与复位脉冲之和。 同理,对于图3.7(b),输入参考时钟%的相位滞后反馈信号圪的情况,可以看到此时 up输出窄脉冲,而down输出信号的脉冲宽度为两输入相位差与复位脉冲之和。 图3.8为当%和巧的相位相同,而频率相差5MHz时的仿真波形。图中从上到下 分别为输入参考时钟、输入反馈时钟、输出信号down和输出信号up。从图3-8(a)中可 以看到,当输入参考时钟%的频率大于反馈信号圪时,down输出窄脉冲,而up输出 信号的脉冲宽度随着输入信号相位差的不断变大而逐渐变宽,当两输入信号的相位差大 于2万时,由于超过了鉴相带宽,此时鉴频鉴相器将两者相位差视作△≯一2z,因此up 输出信号的脉冲宽度在经历一个由大变小的阶跃后,又逐渐开始变大直至下一次输入信 号的相位差大于2万。对于图3-8(b)的情况可以用同样的方法分析得到。 邑t■i ●2● 邑-■『.罩 ●2● 邑量■£ ●2● 邑.■j薹 ●Z● ‘ 钿 帅 髓 瞳栅嚣‰日蚺 埔 -囊 糠 (a)%频率大于% ;;;;;引习!臣匿匪匡茎蚕主薹第i薹主蚕二珥章电垂瑶王荷蚕泵锁鞋宙基相环 王的霾强翌电路 匪设强噩至计实狂现 匿挂匡薤西团噩耍妥彗垂瑶延龊正 。 - 椭恤 独聃篇舢,撕 蚺 _穗 舯 (b)%频率小于% 图3-8相位相同、频率不同时的仿真波形 Fig.3-8 Simulat ion waveforms of the same phase and different frequency 3.3电荷泵的设计 3.3.1基本的电荷泵结构及其非理想效应 鉴频鉴相器的输出可以通过不同的方式转换为直流电压。一种方法就是用运算放大 器将鉴频鉴相器的up和down信号相减,然后送到低通滤波器,但在这种方法中放大器 的设计较为复杂,所以一般不采用。另外一种方法就是目前广泛采用的电荷泵【281。 基本的电荷泵结构如图3-9所示,它由两个带开关的电流源组成,其中开关在实际 电路中是由MOS管来实现的。根据up与down两个逻辑输入信号来决定是把电荷泵入 到环路滤波器,还是将电荷从环路滤波器中泵出。 r二 图3-9基本的电荷泵结构 Fig.3-9 Bas ic archi tecture of charge—pump 理想情况下,电流源,。和,:的电流相等且都等于,cP,但在实际工作时是不可能达 到的,即电流源,,和,:存在一定程度的不匹配‘29,301。如图3.10(a)所示,假设,,的饱和 电流略大于,:的饱和电流,up和down相位完全对齐,则电荷泵对LPF注入的净电流不 为零,从而使得低通滤波器的输入信号‰,在每次相位比较时都会产生一个固定的增 量。 江南人学硕十学位论文 d即ownU儿即do]Wn』儿 2Ⅵ 12Ⅵ‘ n I1 I n I l 净电流—]广一净电q lnL 圪册£—-\. %册f—_\/一 C C (a) (b) 图3-10电荷泵电流失配示意图 Fig.3-1 0 Current mi smatching of charge—pump 为了使环路保持稳定,‰,的均值必须保持不变,那么锁相环就会在输入与输出之 间产生相位误差,使电荷泵在每个周期注入的净电流为零,如图3.10(b)所示。 另外,如图3-9所示,由于两个电流源的漏端存在着一定的电容。当up开关闭合 时,电容C便会与电容C。进行电荷的重新分配,就会使得‰,的电压产生波动,造成 VCO输出频率的抖动;同理在down开关闭合时,电容C,,和C。也会出现同样的问题; 或者在up、down丌关同时闭合,电容C、C,,和cp三个电容上的电荷会重新分配,这 就是所谓的电荷共享效应[31.32]。图3.1l为电荷共享效应的示意图。 y。 y t 图3-11电荷共享效应示意图 Fig.3-11 Diagram of charge sharing 3.3.2开关在源极的电荷泵设计 为了解决上节所述的电流失配及电荷共享所造成的非理想效应,结合图3.2所示的 DSP芯片中锁相环总体结构对电荷泵的要求。本文设计了一种开关在源极的新型电荷泵 电路,在消除电荷共享效应的同时,具有开关加速的功能以及很高的电流匹配精度。其 第三章电荷泵锁相环的电路设计实现 总体电路结构如图3—12所示,其中M。和M。作为电荷泵的开关,由鉴频鉴相器的输入 信号up和down控制,M:和M。为镜像电流源,M,和M,起开关加速的功能。 图3—12开关在源极电荷泵的总体结构图 Fig.3-12 Schematics of charge pump with switch in source 下面首先分析电荷泵的开关加速功能。假设M,管不作用,且刚开始鉴频鉴相器的 输入信号up由低变高,此时M。管的状态由导通变为关断,当M。管刚关断后,由于 M,管的源极电压仍然较高,因此作为电流源的M,管会继续对环路滤波器充电,导致 输出电压的继续增加,造成锁相环的抖动变大。增加了M,管后,由于其栅端与开关 M,管的栅极反向,使得当M,管关断时,M,管变为导通,从而将M:管的源极电压迅 速拉低,使得M,管也关断,避免了电流源对环路滤波器继续充电造成的对于环路稳定 过程的影响。同理,当鉴频鉴相器的输入信号down由高变低时,由于M。的作用,也 会将放电时的电流源M。管迅速关断。另外,由于电路采用开关在源极的结构,从根本 上消除了电荷共享效应的影响,从而进一步减小了相位误差和控制电压的纹波。 从图3.12看到电流源M,管和M。管是由电压K和%偏置的,而实际上它们的电流 是从基准电流源镜像过来,这里为了表达方便,仍使用偏置电压的说法,其偏置电压K 和%的产生电路如图3-13所示。在图3·13(a)00,‰为锁相环的使能信号,当吃诎为 低电平时,M,管导通,此时K电压被上拉至接近%D,导致图3.12中的电流源关断; 当吃础为高电平时M,管关闭,M 2管为电荷泵中的电流源提供镜像电流,M:管自身的 电流又是通过下拉回路镜像得到。考虑到分频器工作在不同的分频系数时,压控振荡器 的输出频率不同,要求电荷泵对环路滤波器的充放电速度也各不相同,因此电路利用ffl、 忽、ff3、斛、ff5、伪作为控制信号,通过设置M。、M,、M。、M..、M。,和M,。的管 子参数来调节电荷泵对环路滤波器的充电电流。另外,由于在图3.12中的电流源M,管 存在着衬底偏置效应,为了使电流能更精确的复制过去,如图3.13(a)所示,电路增加了 栅极接地的M,管,其尺寸与图3.12中的M,管相等,使得两边电路具有高度的对称性, 27 江南火学硕十学位论文 保证了电流源的稳定和匹配。同理,如图3.13(b)偏置电压圪的产生电路,瓦=为控制 电流放电的使能信号,ffln、ff2n、ff3n、ff4n、ffSn和flgn分别为fn、艘、躬、fr4、ff5 和f19的反相,控制上拉回路中的镜像电流,M。管提供图3—12中电流源M。管的镜像电 流,其本身电流又是通过由bt信号偏置的M。、M 6、M 8、M10、M12或M14镜像过来。 (a)偏置电压K (b)偏置电压% 图3—1 3偏置电压K和%产生电路图 K and% Fig.3—13 Schematics of generating bias voltage 由图3.13可见,偏置电压at、bt是电路的关键,接下来讨论产生at、bt的基准电 流源电路。如图3.14所示,基准电流源电路由一个单位增益的两级运算放大器构成, 通过M,。管和M,,的镜像作用分别输出由at、bt偏置的镜像电流源。其中,吒娩为锁 相环的使能信号,当‰址为高电平时,M,:管和M。,管关闭,电路正常工作;当‰为 低电平时,M。:管和M。,管均丌启,此时at的电压被下拉为接近0V,bt的电压上拉为 接近%D,使得图3.13的偏置电压产生电路关断。 第三章电荷泵锁相环的电路设计实现 图3-14基准电流源电路 Fig.3-14 Schemat ics of reference current SOUrCe 在上图所示的两级运算放大器的设计时,第一级采用带有源电流镜的差动对,由 M。、M 2、M 3和M。管构成,M 5作为恒流源,其偏置电压可以由二极管连接的MOS 管对电源电压的分压得到。第二级采用共源级放大器,其输入电压从M,管的栅端输入, 漏端输出至由M。和M,构成的缓冲级,R,为阻值很大的负载电阻。另外电容C,作为频 率补偿电容,跨接在M,管的栅端和M。的源端,保证了两级运放的稳定性。 由于第一级带有源电流镜的差动对的小信号增益为: APl=gin3,4(t01.2 lI饧3.4) (3.4) 第二级共源级放大器的增益为: A矿2=g。7·Rl 因此,两级运算放大器的开环总增益为: A矿=Arl·Ar2 2 gin3,49m7R1(r01.2 Il r03.4) (3.5) (3.6) 由于运放采用输出端与其中的一个输入端dib短接的反馈方式,因此作为单位增益的两 级运算放大器其输出电压即M。的源端电压应与输入端dia的电压相同,流过电阻R。的 电流即为基准电流: , 一‰ ‰一飞‘ (3.7) 综上所述,本文采用开关在源极的新型电荷泵电路,消除了电荷共享效应,同时巧 妙的利用鉴频鉴相器的反相信号,增加了开关加速的功能。在产生基准电流源的电路中 采用单位增益的两级运算放大器,具有稳定的输出,将充放电电流的失配降至最低,在 第四章的锁相环整体仿真中可见,其失配率仅为1.92%。 江南大学硕十学位论文 3.3.3电荷泵的仿真分析 对电荷泵的设计完成后,如图3.15所示,本文在其后面加上了二阶环路滤波器对 输出电压‰,对其进行了仿真,图3.16(a)和3.1 6(b)分别为电荷泵对环路滤波器充放电 时的仿真波形图。图中从上至下依次为输入控制信号up或down,输出电压‰,,以及 图3.15所示a点的电压。 图3-15仿真电路示意图 Fig.3-15 Diagram of simulatiOil schematiCS 善· 量: ……~肛二二::椎二二二舻…… I l………Il i I I ll I l I I¨ ………≤三;二二≥莓篆≤霉二二善刊 霆 皂2.3fl瞳 卜 ……立…….…… ‘ 铀 ’h 1翻 撕1h儡‰日 爹 : I 善 · II l 三 (a) 二二:阼二!降二抖….. t-- 广] 几 _] 广 I I jI II I 1 I_l ll 巨臻2.3.1 臻 ,.,■ 邑 i 量: l ● j——■、、一 _—’、L 、—,、. _‘’\ ’^、∞ 钿 1h ,和 撕 孙 撕 轴 - 穗5椭 T■·■·’(T■t● (b) 图3-16电荷泵充放电时的输出电压波形图 Fig.3—16 The output vol tage of charge pump 第三章电荷泵锁相环的电路设计实现 这里以电荷泵放电过程为例,对图3.16(b)中的仿真波形作出解释。从图中心。,的波 形中可以看到,当电荷泵放电时,%,电压会经历一个从下降到逐渐上升,最后稳定的 过程。这是因为当图3.15中的M。管刚开启时,由于C:电容没有串联电阻,因此率先 提供了电荷泵放电所需的电荷,此时‰,电压下降较快,而当C。中的电荷经过电阻R.也 开始释放电荷时,I。电压会有一段上升的时间,此后逐渐稳定。而图3.15中a点的电 压没有串联电阻,因此其输出波形呈在每个电荷泵放电的周期都以一定的斜坡下降。 3.4环路滤波器的设计 3.4.1环路滤波器的参数优化 滤波器可以分为有源滤波器和无源滤波器。无源滤波器具有高线性、低噪声、无限 的频率范围等优点,但由于要求的电容和电阻比较大,而不适合集成;有源滤波器在原 点有一个极点,可以减小无源器件的尺寸,一般比较适合集成。但是它具有较大噪声、 较高的功耗和有限的频率范围等缺点,在高速系统中,有源器件的非理想特性或寄生的 延迟,还可能会将附加的相移引入环路中,从而引起系统的不稳定,因此本文设计时采 用无源RC环路滤波器。 无源RC环路滤波器主要为锁相环提供一个位于原点的极点和一个实现相位超前补 偿的零点,从而完成电流到电压的积分转换,并产生压控振荡器的控制电压。另外,为 了更好的抑制带外噪声,还可引入了一个高频的极点,即采用二阶无源RC滤波器的方 式,在电路中作为一个低通滤波器工作,滤除电源噪声的高频部分[33,341。 前面第二章第四节已经提到,由于采用了二阶无源RC滤波器,极点的引入会带来 锁相环路的稳定性问题。为了保证环路的稳定性,本文设计时采用上述章节中分析的方 法,进行环路滤波器参数的优化设计。 现假设锁相环的输入参考时钟固定为8MHz,反馈分频系数为M=5,在此频率下电荷 泵的充放电电流,r,均为10衅,锁相环的环路带宽要求为2MHz,相位裕度为60。。另 外,由于VC0的输出频率调节范围为90MHz,控制电压的调节范围为3V(3.5节中指出), 所以,VC0的增益为30删z/V。 根据式(2.27)和(2.28)我们可以求得时间常数正、正的值。首先求正,将环路 带宽to等于2M]-lz,相位裕度矽等于60。代入式(2.27)可得 正:—sec(0-—tanq)=三二二昙:1.34×10‘7 ’ ∞ 2×10” 将Z的值代入式(2.28)得到 疋=志卅舶刈旷 将上述正、L的值代入式(2.29)可得: c,寺等笋 3l ==:一江南大学硕+学位论文 1.34x10—7 2万×10.5×30×106 f1+(2X106)2 X(1.86)2×10-12 1.86x10—6 (2×106)2 X5 1/1+(2×106)2×(1.34)2×10—4 =25.2pF 另外,利用式(2.30)可求得: c尸=C1.(争-1)=25.2 x(等筹-1)=323.6∥ 尺,:互:』嘿:5.7触 最后将C尸的值代入式(2.31)得: ‘ o 323.6 X 10“ 上述数值即为优化得到的二阶滤波器的参数,它保证了三阶电荷泵锁相环的稳定 性,同时由于C1的值约为Ce值的十分之一,由式(2.20)和(2.21)可得 譬 =0.75脚 缈月2 孝=半-o.69 ,,UY 一般来说f在0.7左右时,锁栩环具有较好频率响应速度,且不影响环路的稳定性 可见本文设计的滤波器参数得到了很好的优化。 3.4.2电容电阻的工艺实现 在集成电路中电阻主要有两种实现方式:多晶硅和有源区135]。假设多晶硅或有源 区的方块电阻为尺。,则长为厶,宽为%的面积能提供的电阻为: 肚B,告 ㈦8, 有源区的电阻率较高,能够实现高阻值电阻,但由于电阻率受掺杂浓度和温度的影 响较大,而且有较高的噪声,在精密电路中很少采用。多晶硅电阻稳定度较有源区电阻 要高得多,但电阻率较低,需要的面积较大。考虑到低通滤波器对精度、稳定度和噪声 的要求较高,本设计中采用多晶硅电阻。 根据用途和工艺的不同,电容有多种实现方法。但最为常用的还是利用相邻金属层 或多晶硅与有源区之间的电容。由于上层金属间的绝缘层厚度要远远大于多晶硅下的栅 氧化层厚度,叠层电容中多晶硅栅和有源区之间的电容起主要作用。电容器件占用的面 积往往较大,大面积电容会吸收大量噪声能量导致极板电平的波动。因此,精密设计中 并不把上层金属并联到电容中,上层金属往往连接到电源和地线实现对电容的屏蔽。基 于SMIC O.35pm的工艺,我们采用CMOS电容实现低通滤波器的电容。 32 第三章电荷泵锁相环的电路设计实现 3.5压控振荡器的设计 3.5.1压控振荡器的整体结构 压控振荡器(VCO)作为PLL电路的关键模块,其性能将直接决定PLL的整体工 作质量【36】。目前,在CMOS工艺中实现的VCO主要有两大类:LC压控振荡器和环形 压控振荡器。其中LC压控振荡器具有较低的相位噪声和较低的功耗,但需要采用片上 集成电感,因而占用很大的芯片面积[371,且调谐范围较小。而CMOS环形振荡器有着 频率调节范围大,芯片面积小,制造工艺简单等优点,且可以通过调整振荡器的级数, 方便的获得不同相位的一系列时钟,因此在系统芯片中有着更为广泛的应用。 在锁相环系统中压控振荡器的作用是根据不同的控制电压,输出相应振荡频率的波 形,并将其输入至分频器,从而反馈到输入端构成环路。理想的VCO其特性函数为: O)o。t=0.70+K呦‰, (3.9) 其中K啪为常数,表示电路的灵敏度。而实际的VCO调节特性表现出非线性,也就是 K㈣不是常数,这种非线性使锁相环的稳定性退化,因此我们希望在尽可能宽的频率调 节范围内K一的变化最小。 本文设计了一种采用四级延迟单元的环形压控振荡器,每级采用调节电流源大小, 改变电容放电速度的方式,在方便的提供正交输出时钟的同时,具有2MHz至90MHz频 率调节范围,且在中心频率附近具有很高的调节线性度,可完全满足DSP芯片时钟系 统的应用要求。其整体结构框图如图3.17所示,整个环路由四级延迟单元构成,每级 延迟为死,其中前三级电路接成反相的,最后一级电路正相连接,因此电路不会被锁定, 且每级振荡电路的输出时钟相移为45。。 图3-17压控环形振荡器的整体结构框图 Fig.3-17 The architecture of ring VC0 上图中,形。,是电荷泵的输出电压经低通环路滤波器去除高频成分后的直流分量, 用来控制每级延迟单元的延迟时间。吃,批是锁相环电路的使能信号,当‰为低电平 时每级差分输出的两端均为“O”,此时整个VCO电路关闭,停止振荡;当‰为高电 平,电路正常工作时,环路在连续的电压结点之间以%的延迟振荡,产生的振荡周期为 8%。只要在输入电压和延迟时间死之间建立起线形的关系,输出信号的频率Foc 1/TD, 就能够实现VC0所需的输入电压和输出频率之间的线性关系。 江南人学硕士学位论文 3.5.2延迟单元的设计 振荡器延迟单元的电路结构如图3.18所示,电路采用RS触发结构来产生差分输出 的信号,这在消除静态功耗的同时,具有较好的抗噪声性能。图中的M。管和M。管分 别提供对电容C。和C:充电时的电流。M:管和M,管作为电流源提供电容放电时的电 流,其电流大小随控制电压‰,而改变,从而实现对电容放电速度的调节。另外,电容 C。和C,是用源漏端接地的NMOS管制成的MOS栅氧电容,具有很高的单位面积电容 值,以及较好的精度。 o啊 图3-18延迟单元电路图 Fig.3-18 Schematics of delay element 下面计算单元电路的延迟时间,以C。为例,当输入为高电平时,电路通过电流源 M:管x,Imu容放电,当电容两端电压降至输入与非门NANDl的翻转点%时,与非门输 出状态转换,其状念从“0”到“l’’的转换时间为: 铲G,警 (3.10) 这里由于C。电容远大于M。、M:管的漏端电容和与非门NANDl的输入电容之和, 因此可忽略它们的影响,厶2为受‰,控制的电流源M:管的电流。 当输入为低电平时,电路通过M.管对电容进行充电。当电容充电至三输入与非门 NANDl的翻转点K时,与非门输出并不会立即改变,这是因为交叉耦合的另一个与非 f-j NAND2的输出仍为低电平,需等到C:电容放电至K以下,输出才会改变。因此与 非f-j NANDl的输出从“l’’到“0"转换的时间由电容C 2的放电时间决定,为: t,=C2.1, 』.业1, (3.11) 。。—— ID5 其中L,为受‰控制的电流源M,管的电流。 为了保证每级单元电路的差分输出端有相同的延迟,电路中各个对应的晶体管具有 相同的宽长比,即C。与C 2相等,如2与,D5相等,因此^=f2,且因为C,、C:的电容 34 第二章电荷泵锁相环的电路设计实现 值较大,相对于其充放电的时间,三输入与非门和反向器的延迟时间可以忽略不计,因 此,单元电路总的延时时间为: 1, 1, %=t1=f2=C1'2.二旦}l 』D2,5 (3.12) 设计时三输入与非门的翻转点珞是一个需考虑的问题。为了避免随着控制电流的增 大,控制管在电容放电过程中进入线性区,导致压控振荡器的线性覆盖频率范围减少, %的值应尽可能的大。但是如果翻转点珞过高,会使电容放电时间变短,当珞接近‰ 时,三输入与tEf-J和反向器的延迟时间不再可以忽略,此时振荡器的频率调节范围将大 大减少。综合以上两方面,另外考虑到噪声容限、速度、面积等因素,这罩设计的三输 入与非门的翻转点攻为2.6V。 3.5.3压控振荡器的仿真分析 根据以上分析,采用SIdIC的0.359m CMOS工艺模型进行仿真,图3.19为控制电 压为2V时VCO的X,端的输出波形图。另外,由于采用的是四级环形振荡器结构,可 以方便的产生正交时钟信号,其中X,端的输出波形与x,端J下交,X,端的输出波形与X。 端正交。图3.20为当VCO的控制电压在0.9V~3.5V变化时输出频率的变化图,从图中 可以看到VCO的频率调节范围达到2MHz一90MHz,在中心频率46MHz附近有很好的 调节线性度。当控制电压高于3V以后,频率变化呈一定的非线性,这是因为随着控制 电压的增大,在电容放电过程中,控制管会进入线性区,导致控制电压对电流源变化的 影响减小。但由于本文设计的VCO应用于DSP芯片的典型运行频率为20MHz,因此 VCO在中心频率附近的高线性度可完全满足DSP时钟系统的要求。 5 惦 . 驺 3 珏 ^.-巴_■『,暑, 2 协 , ‰。 n卸n ~—?…‘~ ~一一i一‘一’■一一。_一一 '咖 1in铷加 砷舶l罩i嘶柚' T-'t On)frnaE) 图3-19控制电压为2V时的振荡器输出波形 帅嗣m Fig.3-19 Output waveform of VC0 under 2V control V01tage 35 江南人学硕士学位论文 O.a O5 '.11 ’.5 2D 2.5 3.0 3.5 40 V。,,V 图3—20压控振荡器的电压一频率特性曲线 Fig.3—20 Characteri StiCS of VCO 3.6分频器的设计 3.6.1分频器的种类 分频器有许多种不同的类型,主要可以分为模拟和数字两大类。模拟分频器可分为 再生分频器(Regenerative Divider)138】,参量分频器(Parametric Divider)f391和注入锁定分频 器(Injection.Locked Divider)140】。但由于采用标准的CMOS工艺实现的模拟分频器有工 作频率范围窄、芯片面积大、设计难度高等缺点,目lj{『刚得最多的还是数字分频器。 数字分频器可分为两类:同步分频器和异步分频器。对于同步分频器来说,每个触 发器都是由分频器的输入时钟触发。而对于异步分频器,输入信号先触发第一个触发器, 再由第一个触发器的输出触发第二个触发器,依此类推。为比较两种分频器之间的区别, 图3.21分别给出了同步分频器和异步分频器的电路图。它们都由二个D触发器构成, 实现的功能也相同。从输入电容方面来看,图3-21(a)同步分频器的输入电容为两个触发 器的输入电容之和,而图3-21(b)异步分频器的输入端只有一个触发器,因此两者的输入 电容异步分频器要比同步分频器小。同时,由于在异步分频器中,后面的触发器工作在 比输入时钟低的频率下,其功耗也要比同步分频器小。但是从相位噪声和抖动方面来看, 在异步分频器中,中间级引入的任何抖动都会一直积累直达输出端;而在同步分频器中, 抖动不会积累且与级数无关,只依赖于输入时钟的抖动和最后一级。因此,异步分频器 的相位噪声和抖动性能要比同步的差。在及其重视相位噪声和抖动的锁相环电路中,我 们一般采用同步分频电路。 (a)同步分频器 第三章电荷泵锁相环的电路设计实现 (b)异步分频器 图3-21同步分频器和异步分频器结构图 Fig.3-21 Diagram of the synchronous and asynchronous divider 3.6.2可编程分频器设计实现 根据图3.2所示的电荷泵锁相环整体电路结构,考虑表3.1的各项参数要求,本文 采用全定制的方法设计了可编程分频器,在尽可能的减少设计单元的同时,实现对输出 不同频率的调节要求。可编程分频器的整体电路结构如图3.22所示,其中PLL clock 为压控振荡器的输出信号,fn、跑、fib、if4、if5和的分别为控制分频系数的输入信 号,L为可编程分频器的输出,作为鉴频鉴相器的其中一端输入反馈至坏路。图中,Difr 为产生反相输入时钟的差分电路,其内部结构如图3-23(a)所示,电路采用交差耦合的或 非门以及反相器的延迟作为锁存器,通过对输入信号的反相来产生差分输出的时钟信 号。DFF为采用互补传输门结构的D触发器,如图3-23(b)所示,触发器利用Difr产生 的差分时钟信号,控制两级传输门的开关。当F端的时钟上升沿到来时,第一个传输门 导通,由于Q端信号与F端信号反相,因此第二个传输门关闭,此时输入信号锁存在由 交叉耦合的反相器构成的第一个锁存器中;半个周期之后,当Q端的时钟上身沿到来时, 第一个传输门关闭,第二个传输门导通,此时第一个锁存器中的信号通过传输门锁存于 第一个锁存器中,并输出至out端直到下一信号周期到来。 图3—22可编程分频器的电路结构 Fig.3—22 Schematics of programmable frequency divider 37 江南火学硕士学位论文 F Q (a)Diff的内部结构 7 Q (b)DFF的内部结构 图3-23 Diff和DFF的内部结构图 Fig.3-23 Schemat ics of Diff and DFF 对图3.22的可编程分频器电路图进行分析可以看到,电路采用全定制设计方法尽 可能的重复使用设计单元,从而大大减小了芯片版图的设计复杂度。如触发器DFFl、 DFF2、DFF3、DFF4在分频系数为2、3、4、5时被重复利用,三输入的与非门在分频 系数为2、3、4时均被使用。事实上对于分频系数为2、3、4、5、9的情况电路分别可 以简化为如图3.24的(a)~(e)所示,其中F、Q分别为Diff输出的差分时钟信号,jaky为 2、3、4、5、9分频系数下的输出信号,当m为低电平时,通过一个四输入的与或非 逻辑输出反馈信号至鉴频鉴相器,这里二分频电路由输出端反相后接到输入端构成,在 每个差分输入时钟的周期罩,输出端状态由“O’’到“l”或者由“l”到“0”,变化, 从而实现了两分频的功能。三分频的电路由两个触发器和一个或非门构成,对于其工作 原理我们可以通过研究两个触发器的输出状态来理解。假设初始状态时两个触发器的输 出均为低电、1乏,即“00”,则或非门的输出为高电平。当经过一个输入差分时钟周期后, 或非门的输出传递到第一个触发器,因此触发器输出状态变为“10”,此时或非门的输 出变为低电平;在第二个输入时钟周期时,或非门的输出状态传递给第一个触发器,而 第一个触发器的输出传给第二个触发器,两个触发器状态转换为“01”,而或非门的输 出则仍为低电平。当第三个时钟周期到来时,由于或tEl'-J的输出为低电平,因此第一个 触发器的状态仍为“0”,而第二个触发器的状态由第一个触发器传递过来后变为“O”, 即电路又回复到原来的状态“00”,实现了三分频。对于分频系数为4、5、9的情况也 可以通过相似的分析得到,其设计时主要是通过触发器的串联实现类似移位寄存的功 能,再适当的增加一些逻辑门来实现分频。 38 第三章电荷泵锁相环的电路设计实现 Ca)二分频电路 5aky (b)三分频电路 jalcy (c)四分频电路 jaky (d)五分频电路 5aky jaky (e)九分频电路 图3-24分频电路的简化图 Fig.3—24 The simplified schematiCS of divider 39 江南大学硕十学位论文 3.6.3分频器的仿真分析 根据以上分析,本文对可编程分频器分别在奇数分频和偶数分频下进行仿真模拟。 图3.25为Diff的输出差分时钟频率为10MHz时所选取的电路在二分频和三分频下的仿 真波形。在二分频时输入位为高电平,而其它的m、躬、仃4、仃5、册均为低电平, 此时分频器输出到鉴频鉴相器的反馈信号.尼即为如图3-24(a)所示的二分频简化电路的 jaky信号。同理,在三分频情况下,输入躬为高电平,而其它分频信号均为低电平, 可编程分频器的输出为图3.24(b)所示的jaky信号。 ^邑置§ ^邑 j; ^_'-导薹 ●翻■ 1Nm l翔 撕 孙 轴 1■-ll-,fr—EI 轴柚I 4540锄- (a)二分频仿真波形 ill 跏 1嘶 1锄 撕2% 撕抽' 撕 锄_ 1h忡)(nME) (b)三分频仿真波形 图3-25二分频和三分频仿真波形图 Fig.3—25 Simulat ion waveforms of two and three frequency divi s ion 3.7小结 本章首先根据DSP芯片对锁相环的具体应用要求,确定了锁相环的总体电路结构 和各项性能参数。之后将各项参数指标分到各个模块上,分别对各个子电路进行设计, 其中,对于鉴频鉴相器的设计,在降低死区的同时,有效地增加鉴相带宽;对于电荷泵 的设计,采用开关在源极的新型电荷泵结构,在消除电荷共享效应的同时,具有开关加 速的功能以及很高的电流匹配精度:环路滤波器的设计时采用二阶RC无源滤波器,提 第三章电荷泵锁相环的电路设计实现 高了锁相环的稳定性,减d,Y纹波;压控振荡器采用四级延迟单元的环形振荡器,每级 采用Rs触发结构来产生差分输出信号,在有效降低静态功耗的同时,具有较好的抗噪 声能力;另外,论文还用全定制的方法设计了最大分频系数为9分频的可编程分频器, 在尽可能的减少设计单元的同时,实现对输出不同频率的调节要求。在这过程中,每个 模块的设计均使用Hsipce软件进行晶体管级的功能仿真,并对仿真结果进行了仔细分 析。 41 江南人学硕十学何论文 第四章锁相环整体仿真与版图设计 4.1整体仿真分析 4.1.1性能参数仿真 对各个子电路模块的设计仿真完成之后,本文根据表3-1所示的各项参数要求,将 模块电路调联起来进行锁相环路的系统功能仿真。由于整个锁相环电路相对较大,因此 系统仿真采用速度相对较快的Hism软件进行。图4-1和图4-2分别为锁相环在温度为 25。C,电源电压为5V,输入参考频率为10MHz,分频系数为l和2时的锁定过程仿真 波形。 黝㈣㈣硼㈣㈣㈣㈣ ㈣删 __直㈨㈣㈣㈣㈣㈣ ㈣姗 /7一一7 、/ @一 岣一二■. .u|__ 圈4-1分频系数为1时的锁定过程仿真波形 Fi g 4-I Sjmul ation waveforms of locked process a s frequency di vi sion i s One 一_姗珊硼删姗删㈣彻删 一7___-∽.…㈠川㈨¨_:¨l__|_!__』¨¨}M]¨ /一一一 延弘 旧 ,.,j—L.'一一+——l,。一,L {| 图4--2分频系数为2时的锁定过程仿真波形 Flg 4—2 Simul ation waveform s of】ocked process a s frequency divi si on i s two 第四章锁相环整体仿真与版图设计 在图4.1中,频率为10MHz的参考时钟在延迟100ns之后开始输入,此时由于VCO 的输出信号还跟不上输入参考时钟的变化,两者的频率相差较大,因此鉴频鉴相器的鉴 频功能工作,控制开关使电荷泵不断对环路滤波器充电,‰。逐渐变大,从而使得VCO 输出频率与参考时钟频率之差逐渐减小;当输出频率与参考频率接近时,其相位误差也 逐步减小到127rI以内,此时鉴频鉴相器的鉴相功能工作,经过锁相控制,最终达到频率 和相位都锁定的状态。从图中可以看到,在锁定过程中,电荷泵的充放电电流分别为 10.2心和10.49A,失配率仅为1.92%,其平均电流为1.24mA,这证明了章节3.3中设 计的电荷泵具有很高的电流匹配精度。 对于分频系数为2时的情况,其锁定原理基本与上述分频系数为l时相同,但在锁 定过程中,如图4.2所示,电荷泵的充放电电流变为20.4衅和20.8衅。这是由于在图 3.13中,考虑到分频器工作在不同的分频系数时,压控振荡器的输出频率不同,要求电 荷泵对环路滤波器的充放电速度也各不相同,因此电路利用fn、位、躬、硝、ff5、圆 作为控制信号,通过设置图3.Z3(a)和图3-13(b)中的M,、M,、M。、M。。、M。,和M。,的 管子参数来调节电荷泵对环路滤波器的充放电电流。这里,设计时采用M;和M,管子 尺寸比为l:2,因此在分频系数为2时的充放电电流是分频系数为1时的两倍。另外, 从图4.1(b)中可见,在分频系数为2的情况下,VCO的输出频率为20MHz,环路的锁 定时间为12.79s,抖动的峰峰值约为512ps,图4.3为放大后的抖动示意图。 —I■ 5■t啊射-口V ●■_.‘-■ 一舅^“舅Ⅳ 呻-●0 l翻明蛋Y |k,-.I.{.I.1_Ⅲ。。.}.,。HJw-{,1.;,k_m {.t.I.1·●__粕I {。·b,●_·.·.t 图4—3抖动示意图 Fig.4-3 11lustration of jitter 频率捕获范围也是锁相环的重要参数之一,理论上电荷泵锁相环具有无限大的频率 捕获范围,但实际应用中,由于压控振荡器的频率调节范围有限,因此限制了整个锁相 环路的捕获范围。图4.4和图4.5分别为锁相环的在输入频率为2MHz和60MHz,分频 系数为2时的锁定过程仿真波形,从图中可以看到,在当输入频率为2MHz时,VCO 的控制电压‰,在稳定过程波动较大,锁定时间较长;而当输入频率为60MHz时,VCO 的控制电压‰变化较为缓和,环路锁定也较快。当输入频率超出捕获范围时,锁相环 路将失锁,图4-6为锁相环失锁时的波形图。 43 江南大学硕十学位论文 柚- ●●—啊J●f 姗 ㈣ ●且—曲 ‘—曩q■■啊 圳广\ 删k一~ 啼-o日 —1蚋■●—■j■■ 卢b —一 I.. .J-. 图4-4输入频率为2MHz时的锁定过程仿真波形 Fig.4—3 Simulat ion waveforms of locked process aS the input frequency i S 2MHz 图4-5输入频率为60MHz时的锁定过程仿真波形 Fig.4-3 Simulat ion waveforms of 10cked procesS 8S the input frequency iS 60MHz —■● ●■—啊U●■ 现 ●—』哪 ●—'■■‘埘 硼 ⅧplU厂、]/㈣/厂。]嘲\『/]/㈣弋厂 ●■聃 ^卜一 j 嘲‘'l—■q●一 h. ,.}1. 图4-6失锁示意图 Fig.4-5 111UStration of losing lock 第四章锁相环整体仿真与版图设计 4.1.2温度仿真 由于本文涉及的DSP芯片主要应用于军用自动控制,因此我们根据国军标的要求 对作为DSP时钟发生器的锁相环在-55。C~125。C范围内进行温度仿真。图4-7和图4-8 分别为锁相环在电源电压为5V,输入参考频率为10MHz,分频系数为2,温度分别为 .55’C、125。C时的锁定过程仿真被形。 ㈣㈣ ㈣‘㈦iI删棚眦_嘲Ⅷ唧Ⅻ_删嘲旧酬腑硼砌啊豳闽㈣啊脏嘶 /一一 *咆 @,一 一 ●- l i;i ,I,l㈧j 图4-7温度为一55。C时的锁定过程仿真波形 Fig 4-7 Simul ation wavefoms of locked process as the temperature i s-55 C _.]础IIIlI一lI[—,IL=一tI—{一flI—tIIl—IlI—硼蚓—}㈣—||—|删瓢—糊—弧—m㈣嘲—㈦㈣——孵㈣一_ @一 —@ 止or-比挑州|'-¨一拙,[1 LI,h“睢扎 j} 圈4-g温度为125。c时的锁定过程仿真波形 Fig 4-7 Simulation waveforms of locked process as the temperature i s 1 25‘C 将上述两图与图牝锁相环在温度为25。C时的锁定过程进行比较可以看到,在 ·55。C低温下,VCO的控制电压k变化较快,锁定时间也相对较短,且在锁定过程中 让南人学硕十学忸论文 电荷泵的充放电电流分别为20 2pA和20 5“A,电流失配率为1.48%.其平均电流为 l】7mA,因此相对温度为25‘C时,具有较好的电流匹配精度以及较低的功耗:而在 125。C高温下,VCO的控制电压P删,变化较慢,锁定时『自J较长,在锁定过程中电荷泵的 充放电电流分别为20 6衅和21 2uA,电流失配率为2.91%,其平均电流为l 38mA,相 对温度为25。C时的情况,其电流匹配精度降低、功耗增大。 4.1j电源电压仿真 根据表3—1的参数要求,本文对所设计的电荷泵锁相环在5V+0 5V的电源电压下 进行了仿真,图4-9和图4—10为锁相环在温度为25。C,输入参考频率为10MHz,分频 系数为2,电源电压分别为4 5V和5 5V时的锁定过程仿真波形。从上述两图中可以看 到锁相环路能在电源10%的波动下正常工作,只是环路的锁定时间、电荷泵的充放电电 流的匹配精度、相位抖动等性能参数有所变化。 由图4-9可见,当电源电压降低到4 5V时.相对图4—2所示的电源电压为5V时的 稳定工作情况,锁相环的锁定时间变长,在锁定过程中电荷泵的充放电电流分别为 17.9m和18 51sA,『乜流失配率为3 35%:由图4-10可见,当电源电址为5 5V时,锁相 环的锁定时nU变新,在锁定过程中电荷泵的充放电电流分别为22 7/aA和23 6¨,电流 失配率为3 96%。 综上所述,棚对J一在电源电压为5V时的稳定工作情况,当电源电压产生波动时, 在锁定过科中l乜柑泉允放电电流的匹配精度变差.锁定后相位抖动变大.环路的稳定性 降低。 一阳一搿譬I灏瓤雌_¨【Il_r_|1II一瓣㈣F ……■一。一■一珊瑚,咖~糊一耻Ⅻ—雠—潮一蛐一哪砌~l ,—e 。…‘ “4 4。 @1~.J f 凰4-9电菲电压为4 5v时的锁定过程仿真波形 Fig 4-9 Si叫lation wa vefo rⅢ5 of 10cked process as t he power supply i S 4 5V 第四章锁相环整体仿真与版圈设计 囤4-1 0电张电压为5.5V时的锁定过程仿真波形 Fig.4-1 0 Siwulation waveforms of locked process as the power supplY i s 5 5V 江南人学硕十学位论文 4.2版图设计 4.2.1版图设计流程 版图作为最终的物理实现形式,其设计对集成电路的性能有直接影响。优化的版图 设计是实现高性能低噪声的关键之一。本文电荷泵锁相环的版图采用全定制方法,运用 Cadence中的Virtuso版图设计工具,采用SMIC的O.359m CMOS工艺实现。设计时使 用CMOS栅氧电容和多晶硅电阻,3层金属布线。为抑制混合信号电路噪声问题,布局 采取分开的数字电源和模拟电源,版图设计中模拟电路与数字电路布局尽量分离。 版图设计完成后用Dracula验证工具进行DRC(几何规则检查),以确保设计符合制 造工艺要求;接着进行ERC(电学设计规则检查),以确保电路不存在电源到地的短路等 问题。最后,通过LVS(电路图和版图一致性1,以确保绘制的版图与设计的电路一致。 版图设计流程如下图4.1 1所示: 制定版图规划 l ’搜计实现 (几何图形设汁) 』 设汁规则检查 (DRC) 电气规则检查 (ERC) l 网表一致件检查 (LVS) 图4-11版图设计流程 Fig.4-11 Layout design f10W chart 4.2.2版图设计考虑 1.天线效应 如图4.12所示,假设一个小尺寸MOS管的栅极与具有很大面积的第一层金属连线 接在一起,则在离子刻蚀第一层金属时,这片金属就像一根“天线”,收集感应电荷, 使其电位升高。因此,在制造过程中这个MOS管的栅电压可增大到使栅氧化层击穿, 且这个击穿是不能恢复的,这就是所谓的“天线效应”。任何与栅极连接的大片的导电 材料,包括多晶硅本身,都可能产生天线效应f4】】。因此,深亚微米CMOS工艺通常限 制了这种几何图形的总面积,从而将栅氧化层被破坏的可能性减到最小。如果必须要使 第四章锁相环整体仿真与版图设计 用大面积的几何图形,就必须像图4.13所示的那样,断开第一层金属。这样,当刻蚀 第一层金属时,大部分面积就没有与栅极连接。 ■■■ ●_ I 金属1 l ■■■ —■_ ■■■ 图4-12天线结构示例图 Fi g.4—12 The example of antenna effect 图4-13天线效厘解决办法 2.噪声问题 Fig.4-13 The solut ion to antenna effect 噪声是电荷泵锁相环最关键的性能指标之一,通过恰当的版图设计方法可以降低电 路噪声。锁相环的噪声主要是由于数字电路的高低电平切换造成的,这些噪声通过衬底 和电源影响模拟电路。为减小模拟电源噪声,可以对模拟电路和数字电路采用不同的电 源,从而将数字电路对模拟电源的影响降到最小,这种方法在噪声要求较高的环境中非 常必要。当然,如果输出管脚不够,也可以采用在芯片内部将模拟电路和数字电路分块, 并将它们的电源线在电源PAD才连在一起,这样也有助于减小噪声。另外,通过电源 线或地线将敏感的模拟信号线屏蔽起来同样有助于减小噪声。 衬底噪声是另一个主要噪声源。使用外延工艺是最有效的减小数模混合电路衬底噪 声的方法。外延工艺在所有晶体管下方形成一层传导层,任何通过衬底传输的电荷都将 被传导层所吸引而不会传给敏感的模拟电路。但是由于采用外延工艺增加了工艺成本, 本文设计时通过使用保护环结构来有效减小噪声,其结构如图4.14所示。从图中可以 看到,这里的保护环是一条简单的包围敏感电路、由衬底组成的带状封闭环,它为衬底 产生的电荷提供较低的到地阻抗。另外,由于N阱注入较深,它可以通过阻止噪声电流 在表面流动来增强保护环的作用,因此通常把衬底保护环和N阱保护环共同使用来达到 对敏感电路的保护效果。 江南人学硕十学位论文 3.匹配问题 图4—14保护环结构图 Fig.4-14 11 lustration of protect ring 当集成电路的元件通过光刻和化学腐蚀实现时,元件的有效尺寸和绘制的版图尺寸 会有差异,这就是匹配问题。晶体管的失配会对一些敏感的模拟电路造成影响,例如使 运放,压控振荡器等敏感电路噪声增大。对于晶体管的匹配主要是通过采用共中心结构 实现,例如常见的叉指结构。它使需要匹配的品体管间的情况完全相同,从而使它们由 于光刻和边界效应引入的相对误差变小。如果考虑实际制造过程中的梯度效应,采用共 中心方法有助于减小由于温度和栅氧厚度在芯片上变化引入的误差。另外,为了实现电 流匹配,在使用电流镜电路时,不仅应使各个晶体管的宽长比成一定比例,而且各晶体 管的栅长也应该相同,这样得到的镜像I乜流更加精确。电容的匹配误差主要是由于过刻 蚀和栅氧厚度在芯片表面的不均匀造成,一般可以采用将大电容通过一组尺寸相同的小 电容并联来实现,这可以减小过刻蚀误差。栅氧梯度误差可以通过使电容之间严格对称 来减小。集成电阻可以采用多种材料构成,有多晶硅电阻、扩散电阻、外延层电阻等。 离子注入电阻和扩散电阻的温度系数是正的,并且较大,这种电阻很不准确;而对于外 延层电阻,其温度系数较小,最为精确,但由于需要额外的工艺层,故成本较高。这罩 我们采用多晶硅电阻,它具有较高的精度,且工艺成本相对较低。 4.闩锁效应 在CMOS版图设计中还有一个必须考虑的问题就是闩锁效应。当衬底电流或阱电 流较大,以及有大的衬底或阱压降时,这种效应会发生,从而造成电路失效。闩锁效应 的等效电路如图4.15所示。该结构类似于两个交叉耦合的运放构成的正反馈形式,因 而当闭环增益大于1时,电路电流将无限增大,直到将电路互联的金属线熔断。 闩锁效应的触发机制主要有两种:一种是由于CMOS反相器的尺寸很大,而造成 MOS管的漏端电容较大,当反相器的输出突变通过电容耦合到寄生双极管的基极时会 引发闩锁;另外一种是由于热载流子产生的衬底电流造成大的电压降而引起。 为防止闩锁效应,环路增益应小于l,故寄生双极管的电流增益应尽量低,也就是 说横向电阻尺删和尺。曲要小,在版图设计中多打衬底和阱的接触孔,可降低它们的阻 值。另外,传导大电流的晶体管周围应该包围保护环,对于NMOS管这些保护环连接 衬底到地,对于PMOS管它们连接N阱到电源。 50 第四章锁相环整体仿真与版图设计 图4-15闩锁效应的等效电路图 Fig.4-15 The equivalent schemat ics of latch—up effect 4.2.3版图设计实现 全定制设计流程进入版图阶段首先要做的工作是版图的布局规划,考虑到锁相环的 各项性能参数要求,首先应根据各个模块的特性以确定整体版图布局。 鉴频鉴相器为数字部件,其噪声比较大,所以要远离模拟电路,尤其是那些对噪声 比较敏感的电路。另外,其版图应该跟电路图一样具有高度的对称性,包括晶体管的位 置和连线要尽量的对称。 电荷泵电路为模拟电路,应尽可能远离数字部分。对于其开关控制信号up和down 走线一定要长度一致,避免延迟差。 压控振荡器是锁相环中最需要注意的一个模块。由于其周围的噪声会直接影响锁相 环的整体抖动性能,所以该模块的周围应没有噪声大的器件。同时控制线‰,要尽量走 短,不和噪声大的信号线交叉。 低通滤波器应该注意与压控振荡器控制线的连接,它的布局应该尽可能离电荷泵 近,使压控振荡器控制信号线引入的噪声尽可能小。 分频器电路采用数字电路实现,应远离模拟电路。 当然,还要考虑电源走线、功耗和版图的面积等问题。不良的走线会导致电路的噪 声容限降低,信号的抗噪声能力下降,电路速度降低,甚至出现功能错误。低功耗和小 面积更是IC设计一贯追求的目标。 在整体布局规划完成后,对各个模块版图进行仔细的设计,之后按照布局规划进行 版图的整体互连。互连时为解决平行线耦合串扰,使用的方法是使同层之间的长平行走 线之间的距离增大,相邻层垂直走线。同时,锁相环电路中大量使用了保护环,将敏感 模块与其他电路产生的衬底噪声进行隔离。图4.16为本文所设计的电荷泵锁相环的整 体版图,其面积为5021-LmX496I_tm,近似为正方形,这为以后将其做成可复用的妒硬核 提供了方便。另外,由于锁相环为DSP芯片一小部分,因此并没有输入输出的PAD, 只有相应的输入输出信号线。 江南人学硕1一学位论文 图4-]6电荷泵锁相环的整体版图 Fig 4-1 6 Layout of the CPPLL 4.3小结 本章首先将模块电路调联起来,分别对锁相环路的锁定时间、捕获范围、抖动、以 及充放电时的电流匹配精度进行了仔细的仿真,并比较了环路在不同温度和电源变化时 的特性。之后通过分析深亚微米工艺下数模混合电路的版图设计技术,对版图布局进行 了规划,最后进行版图的整体互连,完成该锁相环电路的版图设计。 第五章锁相环的Verilog功能模型 第五章锁相环的Ver-Iog功能模型 5.1 Verilog概述 Verilog HDL是硬件描述语言的一种,用于数字电子系统设计。设计者可用它进行 从行为级到开关级的逻辑设计和数字逻辑系统的仿真验证,建立好的模型可以进行时序 分析和逻辑综合。它是目前应用最广泛的一种硬件描述语言。 Verilog语言具有下述描述能力:描述行为特性的能力、描述数据流特性的能力、模 块化的设计结构、响应监控能力和设计验证方面的时延和波形的产生机制。同时该语言 从C编程语言中继承了多种操作符和结构,简单易学。下面列出Verilog HDL语言几种 主要的设计能力142]: 1.基本逻辑门:例如and、or和nand等都内置在语言中。 2.开关级基本结构模型:例如pmos和IIIIIOS等也被内置在语言中。 3.时序描述:提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计 的时序检查。 4.描述方式:可采用三种不同方式或混合方式对设计建模。这些方式包括:行为描 述方式——使用过程化结构建模;数据流方式——使用连续赋值语句方式建模;结构化 方式——使用门和模块实例语句描述建模。 5.数据类型:Verilog HDL中有两类数据类型,即线网数据类型和寄存器数据类型。 线网类型表示构件间的物理连线.而寄存器类型表示抽象的数据存储元件。 6.层次设计:能够描述层次设计,可使用模块实例结构描述任何层次。 7.设计规模:设计的规模可以是任意的;语言不对设计的规模(大小)施加任何限制。 8.人机交互:人和机器都可阅读Verilog语言,因此它可作为EDA的工具和设计者 之间的交互语言。 9.多级描述:设计能够在多个层次上加以描述,从开关级、门级、寄存器传送级(RTL) 到算法级。 10.丰富的内置函数:Verilog HDL还具有许多内置逻辑函数,例如&(按位与)I(按 位或)。 11.高级编程结构:对高级编程语言结构,例如条件语句、情况语句和循环语句, 语言中都可以使用。 12.文件处理能力:提供强有力的文件读写能力。 5.2锁相环的Verilog设计实现 由于本文设计的锁相环为数模混合电路,而DSP为数字系统,在进行DSP芯片整 体功能仿真时如果把锁相环和DSP芯片的其他部分~起仿真,其效率会很低。因此在 DSP整体功能仿真时一般把锁相环独立出来,对其建立Verilog功能模型,将其视做理 想的时钟源。 江南人学硕士学位论文 根据图3.1所示的DSP时钟发生器工作模式以及图3.2所示的电荷泵锁相环的整体 结构框图,我们定义了锁相环Verilog模型的输入输出端口,如图4.17所示。其中%为 输入参考时钟,downl、down2和down3为时钟发生器工作模式控制信号,由于本文讨 论的是DSP时钟发生器通过锁相环路产生CPU时钟信号的情形,因此这里downl、 down2和down3均为低电平。enable为锁相环的使能信号,当V~。k为高电平时锁相环 正常工作;当enable为低电平时锁相环进入Idle模式,此时输出时钟停止,PLL clock 引脚被上拉为高电平。另外,ffl、if2、if3、if4、if5和曲分别为控制分频系数的输入 信号,y甜为可编程分频器的输出,PLL clock为VCO的输出信号。 d d d n ‰酬cl}c謇龇m m CPPLL PLL cloek vfd m小觚肿 图4-1 7锁相环的Verilog模型端口 Fig.4-1 7 The port of PLL Veti log model 根据上述端口定义,锁相环的Verilog程序如下: ’timescale 1 0ps/l ps module pll(PLL_clock,Vfd,Vref,down 1,down2,down3,enable,ffl,f12,if3,if4,if5,if9); output PLL_colck; //信号列表 output Vfd; m‘putVref; m‘put downl; in‘put down2; m‘put down3; m‘put enable; in。put ffl; m‘putif2; i‘nput if3; m‘put if4; in‘putif5; m‘puttt9; //端口定义 wire PLL ok,count e11,count ell elk; reg[3 1:0]count,eount l,count2; reg[3:0]count3; reg PLL clock; reg sample_clk,con l; reg[2:0]flag; 第五章锁相环的Verilog功能模型 assign Vfd=(-enable)I Vref; /Nfd跟踪Vref信号 assign PLL ok=-downl&叫town2&~down3&enable;/*DSP时钟发生器工作在锁相 环模式木/ initial begin sample =1’ bO; PLL clock=l’bO; 采样时钟初始化为“0”_clk // //VCO输出信号初始化为“0’’ conl=1’bO; flag[2:0】=3'b000; //3位标记位初始化为0 count[3 1:O】=32’hO; countl[3 1:O】_32’hO; count2[3 1:0】=32’hO; count3[3:0】=4’hO; end //给各个信号赋初值 always@(posedge Vfd or negedge enable) begin if(--enable) begin conl<=1’bO; flag[O]<-l’bO;//标记位第一位为“O" count3[3:0]<=4'hO; end else begin if(flag[O]&(-flag[1]))//如果标记位的后两位为“01" begin if(count3[3:0】===4'hf) begin conl<=1’bO; count[3:0]<=4’hO; end else //count3计数器归零 begin conl<.1’bl; count3[3:0]<-count3[3:0]+4’b0001;//count3计数器计16个输入参考时钟周期 end end else 55 江南人学硕士学位论文 flag[O]<=1’bl;∥如果标记位的后两位不为“01”,则将第一位置为“1” end end always@(negedge con l or negedge enable) begin if(-enable) flag[1】<=1’bO; else flag[1】<=l’bl;∥标记位第二位为“1’’ end always@(negedge con l or negedge enable) begin if(-enable) begin countl[3 1:0】<-----32’hO; end else begin case({ffl,位,ff3,仃4,if5,的}) 6'b1 00000:countl[3 1:0]<=count[3 1:O】/(1 5.0*2.0"1.O);//l倍频 6'b010000:countl[31:0]<=count[31:0】/05.0*2.0*2.0);//2倍频 6'b001 000:countl【3 1:0]<-count[3 1:0】/(1 5.0*2.0*3.O);∥3倍频 6'b0001 00:countl[3 l:0】<=count[3 1:0】/(1 5.0*2.0*4.0);//4倍频 6'b000010:countl[31:O】<=count[31:0]/(15.0奉2.0宰5.O);//5倍频 6'b000001:countl[3 1:0】<=count[3 1:0]/(1 5.0孝2.0宰9.O);//9倍频 endcase end end assign count__en=eonl&sample_clk;∥采样时钟上升沿采样 always@(posedge count—en or negedge enable) begin if(-enable) begin count[3 1:0】<-32’hO;//count计数器初始值为“0" end else begin 第五章锁相环的Verilog功能模型 count[31:O】<-count[31:0】+32’hl;/*count计数器计16个输入参考对采样时钟的比 值宰/ end end always@(negedge eon l or negedge enable) begin if(~enable) begin flag[2】<-l’b0; end else begin flag[2】<=1’bl;//标记位最后位为“l’’ end end assign count—en—clk=enalbe&flag[2】&sample_clk;//标记位最后一位上升沿采样 always@(posedge count—en—clk or negedge enable) if(-enable) begin PLL—clock<.~enable; count2[3 1:O】<-32’h0; end , else begin if(countl[3 1:0】^count2[3 1:09 count2[31:0】<=count2[31:0]+32’hi;严根据countl计数器得到的对采样时钟的比 值,进行输出时钟计数奉/ else begin PLL—clock<=一PLL_clock;//产生输出时钟 count2[3 1:0】<=32’h0; end end always sample_clk=撑l---sampleclk; //采样时钟周期为20ps endmodule 5.3功能验证 根据以上程序,用Modelsim进行前端功能验证,验证时的Testbench如下: 57 江南大学硕+学能论文 ’timescale l Ops/l ps module PLL_tb(); wire PLL_clock; wire Vfd; reg Vref; reg downl; reg down2; reg down3; reg enable; reg ffl; reg if2; regif3; reg if4; reg ffS; reg伪: pll pll(PLL__clock,Vfd,Vref,downl,down2,down3,enable,fn,胞,ff3,仃4,if5,if9); initial begin enable=O: downl=O: down2=O: down3=O: Vref=O: ffl=0: if2=1: if3=0: if4=0: if5=0: f19=O: 群10000 enable=1: #20000 enable=0: 撑1 0000¥finish; end always#5000 Vref=~Vref;//输入参考时钟为10M endmodule 将上述Testbench与锁相环的Verilog源代码一起在Modelsim软件罩通过编译后, 仿真运行的波形如图4-18所示。根据所加的Testbench,对照仿真波形可以看到,由于 使能信号初始化为“0”,在之前的1us’PLL—clock的输出信号频率为高电平;lus之后 使能信号变为“l”,此时PLL—clock输出信号变为输入参考时钟V诧f时钟的两倍,而可 编程分频器的输出Vfd则跟踪输入参考时钟。再过2us后使能信号又变为“0”,此时 58 型互兰型!塑堡盐∑竺!!!型壁堡型 PLL—clock的输出信号关断t引脚J.拉为高电平,从而验证了锁相环的Verilog功能模型 的lF确性。 图4-1 8锁相环的Ve r;I og仿真波形 FIg 4—1 8 Simul ail011 wavefo rms of PLL i n Veril og 5.4小结 本节主要是对所设计的lU荷泉锁相耳建立Vefilog功能模型,刚干DSP系统的整体 仿真。首先简啦介纠了VefilogHDL的设训能力,接井川Verilog语rj设训实现了锁棚环 的功能模型,最后编』与了Testbench对锁_|_}{环的Vedlog模型进行了验证,井通过仿真波 形和Testbench的对照,证l妇了模型的正确性。 江南大学硕十学位论文 第六章结束语 随着半导体技术的发展,深亚微米CMOS工艺的出现,高性能、低成本已成为SOC 芯片设计的主要挑战,作为片上时钟发生器锁相环的设计变得非常关键。电荷泵锁相环 具有易于集成、低功耗、低抖动、频率牵引范围大和静态相位误差小等优点,成为了当 前数字锁相环产品的主流。 本文根据实际工程需要,基于SMIC 0.351.tm CMOS工艺,设计完成了一款面向16 位定点DSP芯片的三阶电荷泵锁相环。文章从锁相环的基本理论入手,对电荷泵锁相 环的组成、线性模型、稳定性以及噪声特性进行了分析。然后根据DSP芯片对锁相环 的具体应用要求,确定了锁相环的总体电路结构和各项性能参数。之后再将各项参数指 标分到各个模块上,进行单元电路的设计。 单元电路的设计和仿真是论文的工作重点。其中,对于鉴频鉴相器的设计,在降低 死区的同时,有效地增加鉴相带宽;对于电荷泵的设计,采用丌关在源极的新型电荷泵 结构,在消除电荷共享效应的同时,具有开关加速的功能以及很高的电流匹配精度;环 路滤波器的设计时采用二阶RC无源滤波器,提高了锁相环的稳定性,减小了纹波;压 控振荡器采用四级延迟单元的环形振荡器,每级采用RS触发结构来产生差分输出信号, 在有效降低静念功耗的同时,具有较好的抗噪声能力;另外,论文还用全定制的方法设 计了最大分频系数为9分频的可编程分频器,在尽可能的减少设计单元的同时,实现对 输出不同频率的调节婴求。在这过程中,每个模块的设计均使用Hsipce软件进行晶体管 级的功能仿真。 对各个子电路模块的设计仿真完成之后,本文将模块电路调联起来用Hsim软件进 行锁相环路的系统仿真。仿真纠i果表明,锁相环的捕秋频率范I羽为2MHz--一60MHz,在 VCO输出频率为20MHz时,捕获时问为12.7us,抖动的峰峰值小于512ps,功耗为 6.2mW,能完全满足DSP芯片时钟系统的要求。 之后论文通过分析深』F微米工艺下数模混合电路的版图设计技术,设计了该锁相环 电路的版图,设计中采用SMIC 0.351am CMOS工艺,三层金属布线。 最后,为了DSP系统仿真的需要,论文对所设计的电荷泵锁相环建立了Verilog功 能模型,并用Modelsim软件进行了功能验证。 在今后下一步工作中,我们将对所设计的锁相环建立可复用的IP硬核。硬核的交 付需要GDSII物理版图数据和用来进行系统集成的各种模型。除此之外,所有的设计文 件都需要进行整理归档,以方便将来修改或者升级模块时设计者进行查阅。系统集成的 各种模型除了第五章所述的功能模型外,还应包括物理模型、时序功耗模型、测试模型 等。各种模型的生成过程也称之为IP核视图的产生。硬核的文档除了提供各种模型的 描述外,还应该包含功能仿真测试平台,测试向量或测试激励,模块的管脚说明,电源、 地互连指南,功耗、面积、输出负载范围及工艺说明等,所有这些都需要我们继续的深 入研究和学习。 致谢 致谢 首先,我由衷地感谢我的导师于宗光教授。在研究生两年的学习和工作期间,他给 予了无私的指导、关怀和帮助。他渊博的知识、严谨的治学态度、孜孜不倦的工作精神 以及积极乐观的人生态度,使我受到莫大的教诲和启迪,将是我以后工作和生活的榜 样。! 特别感谢莱姆顿学院的副院长冯斌老师一直以来对我的教导和鼓励,她在我遭受挫 折的时候帮助、鼓励我,给予了我如同自己孩子般的无微不至的关怀。正是这些使我克 服了许多的困难,顺利的完成了的本科和硕士期间的学习研究。 同时,感谢中电集团五十八所为我提供的优越的软硬件条件,感谢所里一部的薛忠 杰教授、封晴副总工程师、夏光组长、李天阳工程师、赵坤工程师、杨斌工程师、胡俊 工程师、倪亚楠工程师等,正是在你们丰富的实践经验指导下,我得以顺利完成自己的 毕业设计,非常感谢你们的关照。 感谢霍尼韦尔中国航空电子有限公司的江海军经理,同事王永俊、高兴华、王卫东、 万伶俐、赵帅等在工作上对我的帮助、指导以及为我完成论文提供的便利条件,希望以 后能一起更好的相处。 i 感谢微电子硕士06班朝夕相处的各位同窗好友们,他们是夏杰、邢万、朱科翰、 吕志娟、丁磊、李向文、景昕、宣志斌等,他们伴随我度过了充实而温暖的研究生生活。 “ 感谢我在江南大学的所有朋友对我的帮助。 最后,感谢生我养我的父母给予我的坚定支持,这是我在将来的工作和生活中坚持 积极向前的无穷动力1 6l 参考文献 参考文献 1.Floy M.Gardner.Phaselock Technique(Second Edition)[M].New Ybrk.John Wiley,1 979. 2.Roland E.Best.Phase.Locked Loops Design,Simulation,and Application[M].北京:清华 大学出版社,2003. 3.Jim Dunning.Gerald Garcia,Jim Lundberg et a1.An all-digital phase-locked loop with 50 cycle lock time suitable for high·performance microprocessors[J].IEEE journal of Solid-State Circuits,1 995,30(4):41 2-422. 4.Ching-Che Chung,Chen·Yi Lee.An all—digital phase-locked loop for high-speed clock genetation.IEEE journal of Solid—State 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DSP芯片中的锁相环研究与设计 作者: 学位授予单位: 贺磊 江南大学 本文读者也读过(1条) 1. 吴颖杰 高速低抖动CMOS锁相环电路设计[学位论文]2009 本文链接:http://d.g.wanfangdata.com.cn/Thesis_Y1398670.aspx

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