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实践电磁兼容设计之PCB基本布线措施

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    标    签:PCB布线电磁兼容EMC

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    很实用的PCB布线的电磁兼容实战指导

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    实合嵌践电电子磁科技兼有容限设公司计 第五章 第四部分 QQ:电1磁0兼9容4设6计0之6P9CB8布8线基本措施 合嵌电子科技 谢工 • 1. 当使用多层板布线时,一般选择地平面层靠近高速信号布线层(顶层), 具有更好的RF抑制效果。如下图中,四层板的层间顺序为TOP层、GND层、 PWR电源层、BOT层。如果是六层板,层间顺序可以是:TOP、GND、 PWR、SIG1、GND、BOT;如果是八层板,层间顺序可以是:TOP、GND、 PWR、SIG1、GND、SIG2、PWR、BOT 或者顺序为TOP、GND、 SIG1、 PWR、SIG2、GND、PWR、BOT ; 合嵌电子科技有限公司 QQ:1094606988 • 2. 根据电磁场理论中的磁通对消原理,在双面板和单面板的PCB布线中,电 源和地线并行走线,具有更好的电磁兼容效果。多层板中的GND地层和电源 层靠在一起也是这个原理。 • 3. 建议对双面板的PCB布线中的底层进行大面积敷地,并使用尽可能多的通 孔与顶层地相连接,可以缩小底层布线产生的分布电感,对高速数字信号来 说,可以降低高频阻抗,取得更好抑制RF能量的效果。另外,根据信号完整 性的理论,特征阻抗要求PCB布线有一个无限大的参考平面。所以底层大面 积布线,可以使顶层的走线具有基本固定的特征阻抗,不至于产生阻抗突 合嵌电子科技有限公司 变,进而影响信号完整性的要求。如下图中双面板的底层基本上是一个完整 的平面层 QQ:1094606988 • 4. 晶振的下面和晶振的另外一层的区域,禁止布线。如果因空间有限 的关系,需要在晶振的附近走线,需要距离晶振的边缘3mm以上。晶 振的外壳一定要连接到地电位,且晶振的下方要大面积敷地,并使用 尽可能多的通合孔把嵌晶振电下子方的科地和技顶层有的地限连公接到司一起 QQ:1094606988 • 5. 给每个各功能芯片的电源线必须使用EMI器件,芯片的电源输入端 采取磁珠和多个电容的值并联,根据芯片工作的频率值来选择,比如 104和102并联,或者103和101,以取得更好的滤波效果。主微处理 器的退耦电容的大小需要根据系统工作时钟选择合适的值,一般选取 合嵌电子科技有限公司 104或者103.退耦电容距离芯片越近越好,依据FR4板材分布参数, 最远距离应该小于1.5厘米。 QQ:1094606988 • 6. 板边敷地,关键性的信号线,比如复位信号线、时钟信号线等,不能布在 电路板的边缘。 • 7.有源晶振的供电也需要使用磁珠串接在电源布线中间,并依据晶振的频率 值增加滤波电容101或103,,以取得良好的RF抑制效果。 合嵌电子科技有限公司 QQ:1094606988 • 8. 在PCB布线中,如果是双面板,使用尽可能多的通孔把底层和顶层的地连 接到一起。如果是多层板,也一样使用尽可能多的通孔把底层和顶层的地与 地平面层连接到一起。 合嵌电子科技有限公司 QQ:1094606988 • 9.在IO口互连线缆上,如果需要取得更好的抗静电效果,请使用根据连线上 的信号传输速率选择合适的TVS管器件 • 10.如果系统时钟频率大于5MHz,或者信号的上升沿小于5ns时,建议使用双 面板或多层板进行设计 • 11. 时钟信号线最好布在一个层内,且其两侧尽量使用地线保护,且保护线的 两端需要使用多个通孔连接到地上。 • 如下图高亮线合所示嵌:电子科技有限公司 QQ:1094606988 • 12.PCB上走线的特征阻抗尽量保持一致,防止出现以下改变特征阻抗的布线: • 线宽的变化; • 大于电气长且无端接; • 跨越了两个层间或多个层间; • 使用了T型布线或者分叉走线; • • 合嵌电子科技有限公司 使用了阻抗不一致的连接线缆转接; 有端接,但是端接不匹配; • 跨越了不连续的平面层 • 如果是高速数字信号,可以依据PCB板上的布线特征阻抗值,增加合适的阻抗匹配电 阻,可以起到一定的RF抑制效果。比如常见选择33欧姆或者47欧姆。 QQ:1094606988 • 13. PCB的布线越短越好,确定布线是否满足电气长的要求?如果是电气长,请选择合 理的端接方式:串联端接、并联端接、RC端接、戴维宁端接或者二极管端接 • 14. IO口互连线需要根据IO互连线的信号频率值使用EMI元件(磁珠、电容、 共模电感、磁环等)进行RF抑制,以取得连好的电磁兼容效果。 • 电容的选择可以根据IO口互连线上串行的数据率,一般在10pF到1000pF 之间。比如1K bps的数据率,选择1000pF的电容, 1M bps的数据率,选择 合嵌电子科技有限公司 200pF的电容. • 如图422总线的IO互连线上串联使用了磁珠,并联使用了电容,可以取得更 好的抑制RF效果 QQ:1094606988 • 15. 电路板与机壳内边缘相隔一定的距离,或者电路板的边缘留下0.3mm的 无铜区域,可以取得一定的防静电效果。一般来说对于静电放电,1mm的距 离可以衰减1KV的静电放电。 • 16. 当电路内存在多个高速数字芯片时,使用磁珠对每个芯片分别供电,除了 合嵌电子科技有限公司 退耦电容之外,并且最好能在靠近芯片处增加储能电容(比如电解电容或者 钽电容),可以降低数字芯片电流的大小变化而产生的EMI,可以取得一定 的电磁兼容效果。如下面的原理图和PCB图中的箭头所示。 QQ:1094606988 合嵌电子科技有限公司 QQ:1094606988 • 17. 法拉第屏蔽:双面板中,电源线与电路板边的距离要离开1mm左右,相 隔的距离越大越好。并且在电源走线和板边的空间里使用尽可能多的通孔连 接到 GND地上,可以取得一定的RF抑制效果和防静电效果。如此PCB图中 的箭头所示 合嵌电子科技有限公司 QQ:1094606988 • 18.继电器、网络变压器、及功率电感等易产生大电流变化的器件的下方禁止 布线。比下图中的功率电感、网络变压器的下方为无铜区: 合嵌电子科技有限公司 • 19. 消除机械开关、继电器等产生RF能量的器件,放置的位置离继电器越近 越好 • 如图继电器的下方,为无铜区 • 消除继电器RF能量的二极管、三 • 极管,放置在继Q电Q器:的1附0近94606988 • 20. 关键性的走线,比如数据线、时钟信号线、复位线等需要遵循3W布线 规则。 • 3W规则就是两条PCB布线之间的距离等于走线线宽的2倍。如下图中的 ARM9芯片到SDRAM芯片之间的走线。 合嵌电子科技有限公司 QQ:1094606988 • 21.电源平面层相对于地平面层需要缩进20H,H是电源平面层和地平 面层之间的距离。 如下图的边沿深色边(电源层)比绿色边(地平面 层)缩进了约1mm。 •. 合嵌电子科技有限公司 QQ:1094606988 • 22. 电源走线的宽度越宽越好。1盎司的敷铜:1mm的线宽在表层可 以通过1A的电流,在内层可以通过0.5A的电流;1.5mm的线宽在表 层可以通过1.5A的电流,在内层可以通过0.75A的电流; • 23.在PCB布线中,对容易造成地回流路径断裂的器件,要放置在电路板的边 缘。可以如下面右图修改元件的封装,使地回流路径连通;如果造成地回路 断裂的器件无法修改元件封装,建议放置到电路板的边缘或者放置方向顺着 电流流动的方向,这样可以减少地断裂造成的阻抗突变。 • 如下图,多合孔连嵌接器电位于子电路科板边技缘:有限公司 QQ:1094606988 • 目前很多开发板的设计都关注于软件功能上,缺乏对系统的电磁兼容和稳定 性的关注度。如下图存在的地回路阻抗断裂的问题,如图所示:主芯片四周 布满了连接插座,虽然在一定程度上方便了调试,但是地断裂造成的阻抗突 变对信号完整性的影响非常大,我们在做设计的过程中应该尽量避免这种不 好的布线。 • 合嵌连接电插座子的通科孔造技成阻有抗突限变 公司 QQ:1094606988 24. 如果是DDR2 SDRAM 或者DDR3,因为CLK时钟频率比较高,所以DDR 引脚到MCU的走线需要谨慎。如果确定走线长度小于时钟频率对应波长的十 分之一,则可以不用考虑传输线效应。比如DDR2的时钟频率约为166MHz, 则对应波长的十分之一约为11cm,如果PCB上的走线长度小于11cm则不考 合嵌电子科技有限公司 虑传输线效应。否则PCB布线应考虑时序要求,走蛇形等长线,如下图中 CORTEX A8芯片到DDR2芯片之间所有引脚的布线都走蛇形走线,以实现全 部走线等长的要求。 QQ:1094606988 25.如果是SDRAM,因为CLK频率约为100MHz,对应的波长约为3米, 按照天线理论,走线应小于波长的二十分之一约为15cm.则在PCB布 线中,如果PCB布线中的ARM9芯片到SDRAM的实际走线长度小于 15cm,则具有良好的抑制RF效果。如下图中的高亮线就是SDRAM 到MCU的时钟合信号嵌电子科技有限公司 QQ:1094606988 26.某些差分信号线需要考虑PCB布线过程中两个信号线之间的距离变化 会影响到差分线的特征阻抗,一般建议差分线中两个信号线之间的间 距能够固定,两个线的长度最好可以等长,长度差最好不要超过 100mil 合嵌电子科技有限公司 如下图中高亮显示的ARM9芯片到TD LTE模块之间的USB HOST 的两根差分线USB D+ 和 USB D-。 QQ:1094606988 • 27.如果一个芯片的引脚输出信号驱动多个芯片,比如时钟信号等, 则有两种布线方式。第一种布线方式如图, 按照信号完整性理论,短 截线L2的走线要非常短,最好小于1inc 合嵌电子科技有限公司 L2 L2 L2 L1 • 第二种布线方式如图,为了保持阻抗一致,L3和L4的走线要比L1宽1倍 左右,L5的走线又要比L3宽1倍左右 QQ:1094606988 L5 L3 L1 L4 • 28. 缩小回路面积是减少EMI的重要措施,同时也是减少产生共模信号的重要 手段。常见的布线措施:1.GND层大面积敷铜,减少分布电感的感性阻抗;2. 地层和电源层最好成对出现;3.减少短截线的出现次数;4.关键性的数据线、 时钟线等布置成微带线;5.为每一个走线提供一个连续的参考层,走线尽量 不要跨越不同的参考层;6.对GND层的分割一定要慎重 合嵌电子科技有限公司 • 如下图中对GND的分割就存在很大的问题,AD地在电路板的中间,造成 了整个GND在电路板中间形成一个环。在信号完整性理论中,GND应该被称 为回流信号线,其上的每个点的电平并不是0V,而是存在电压差,所以很容 易形成环形电流,造成严重的EMI干扰。这个AD地应该放置在板边的位置更 好一些。 QQ:1094606988 • 29. 将电路中器件分成两大类:高速(>40MHz)器件和低速器件。如果可能的 话,将高速器件尽量靠近板的接插件和电源放置。 将上述大类再分成三个子类:纯数字、纯模拟和混合信号。将数字器件尽 量靠近板的接插件和电源放置。 • 如图所示的器件布局图 合嵌电子科技有限公司 QQ:1094606988 • 30. 最后明确一点,不建议使用自动布线。目前的自动布线工具还不能实现 理想的布线,可以布通走线,但是对电磁兼容和稳定性来说,自动布线的结 果非常差。 • 合嵌电子科技公司研发销售《盘古》系列嵌入式开发板,良好的 电磁兼容性和可靠的稳定性是合嵌电子科技公司设计工控板、开发板 的一贯追求。 • 目前已经推出:AT91SAM9260工控板、STM32F103开发板、 合嵌电子科技有限公司 VOIP开发板、AT91SAM9G45开发板、GPS模块、GPRS模块、 MPU6050陀螺仪模块、WIFI模块、Zigbee模块、485转232模块等 : • 盘古UE-STM32F103开发板的淘宝链接 • http://item.taobao.com/item.htm?spm=a1z10.5.w4002-1238544164.14.7mfFpU&id=16176126188 : • 盘古UE-AT91SAM9260开发板的淘宝链接 • http://item.taobao.com/item.htm?spm=a1z10.5.w4002-1238544164.32.7mfFpU&id=16805417730 : • 盘古UE-VOIP开发板的淘宝链接 • http://item.taobao.com/item.htm?spm=a1z10.5.w4002-1238544164.67.7mfFpU&id=26410780485 • 产品级的MPU6050陀螺仪模块 • http://item.taobao.com/item.htm?spm=a1z10.5.w4002-1238544164.14.twPduc&id=10780640901 QQ:1094606988

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