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四选一多路选择器Verilog代码及仿真结果

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标签: 四选一多路选择器Verilog代码仿真结果

四选一多路选择器Verilog代码及仿真结果

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module muxdfabcds1s0yinput abcds1s0output yassign ys1 s0a s1 s0b s1 s0c dendmodulemodule muxtbreg abcds1s0wire ydfmuxdf muxdftbaa bb cc dd s1s1 s0s0 yydfinitialbegin a0 b0 c0 d0 s10 s00endalways 1 aaalways 2 bbalways 4 ccalways 8 ddalways 16 s1s1always 32 s0s0endmodule......

module mux_df(a,b,c,d,s1,s0,y);input a,b,c,d,s1,s0;output y;assign y={!s1 && !s0}?a: {!s1 && s0}?b: { s1 && !s0}?c: d;endmodulemodule mux_tb();reg a,b,c,d,s1,s0;wire y_df;mux_df mux_df_tb(.a(a), .b(b), .c(c), .d(d), .s1(s1), .s0(s0), .y(y_df));initialbegin a<=0; b<=0; c<=0; d<=0; s1<=0; s0<=0;endalways #1 a<=~a;always #2 b<=~b;always #4 c<=~c;always #8 d<=~d;always #16 s1<=~s1;always #32 s0<=~s0;endmodule
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$(function(){ var appid = $(".select li a").data("channel"); $(".select li a").click(function(){ var appid = $(this).data("channel"); $('.select dt').html($(this).html()); $('#channel').val(appid); }) })