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《高速数字设计手册》《high speed digital design》黑魔书

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标    签: 高速数字设计手册

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文档简介

中文名:《高速数字设计手册》

英文名:《high speed digital design》

简介:高速数字设计书又叫黑魔书。《高速数字设计》是信号完整性领域的一部经典著作,其英文版已重印超过20次。《高速数字设计》结合了数字和模拟电路理论,对高速数字电路系统设计中的信号完整性和EMC方面的问题进行了深入浅出的讨论和研究.其中不仅包括关于高速数字设计中EMC方面的许多实用信息,还包括许多有价值的测试技术。另外,书中详细讨论了涉及信号完整性方面的传输线、时钟偏移和抖动、端接、过孔等问题。《高速数字设计》综合了数字和模拟设计技术,对数字电路设计人员提高设计技能、缩短其产品的开发周期、精通信号完整性技术等都大有裨益。

《高速数字设计》将理论与实践方法相结合,适合从事模拟和数字电路设计的相关人员使用,可作为大专院校相关专业师生的教学参考,同时也适合体系结构设计人员、EMC专家、印刷电路板设计和布线专业人士阅读。

文档预览

tyw藏书 High Speed Digital Design ------ A Handbood of Black Magic Howard Johnson Martin Graham 高速数字设计手册 目录 tyw藏书 高速数字电路设计 第1章 基本原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 1.1 频率和时间 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 1.2时间和距离 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 1.3集中式系统和分布式系统 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 1.4关于3-dB 和 频率均方根值 的注意点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 1.5四种类型的电抗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 1.6普通电容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 1.7普通电感 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 1.8估算衰减时间的一个更好的方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 1.8.1在响应曲线下测试覆盖面积 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 1.8.2图1.15的应用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 1.9共模电容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 1.9.1共模电容和串扰的关系 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33 1.9.2终端电阻之间的共模电容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 1.10共模电感 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 1.10.1共模电感和串扰的关系 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37 1.10.2翻转磁耦合环 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40 1.10.3电容耦合和电感耦合的比值 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 第2章 逻辑门的高速特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 2.1 一种古老数字技术的发展史 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 2.2 功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 2.2.1 静态耗散与动态耗散的对比 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 2.2.2 驱动容性负载时候的动态功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 2.2.3 偏置电流变化导致的动态耗散 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 2.2.4 输入功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 2.2.5 内部耗散 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 2.2.6 驱动电路功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 2.2.6.1 推挽式输出电路的静态功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 2.2.6.2 推挽式输出电路的动态功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 2.2.6.3 射极跟随器驱动电路的静态功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 2.2.6.4 分立匹配下拉 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59 2.2.6.5 射极跟随器输出的动态功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 2.2.6.6 TTL或者CMOS集电极开环输出的功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 2.2.6.7 电流源驱动电路功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 2.2.7 输出功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 2.3 速度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 2.3.1 电压突变的影响 dV/dT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65 2.3.2 电流突变dI/dt的影响 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65 2.3.3 底线 电压裕值(Bottom Line---Voltage Margins) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67 2.4 封装 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70 2.4.1 引脚电感 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70 2.4.1.1 不期望的地线电压 为什么会发生 地反射 . . . . . . . . . . . . . . . . . . . . . . . . . . 70 2.4.1.2 地弹怎样影响你的电路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72 第2页 共346页 tyw藏书 高速数字电路设计 2.4.1.3 地弹的大小 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 2.4.1.4 地弹大小的估计 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 2.4.1.5 减小地反射的方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77 2.4.2 引脚电容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77 2.4.3 热传导 和 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 2.4.3.1 温阻 JUNCTION TO CASE 晶片到封装 . . . . . . . . . . . . . . . . . . . . . . . . . . . 81 2.4.3.2 温阻 封装与环境间的温阻 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81 2.4.3.3 400英尺/分钟的风速有多大 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 第 3 章 测量方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 3.1 示波器探头的上升时间和带宽 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 3.2 探头接地环路的自感 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 3.2.1 计算接地环路自感 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 3.2.2 计算10-90%上升时间 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 3.2.3 估算电路Q值 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 3.2.4.结果的重要性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 3.3.探头接地环路产生的虚假信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 3.3.1.在环路A中变化的电流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 3.3.2.环路A和环路B之间的互感 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 3.3.3.互感定义的应用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94 3.3.4.磁场检测器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94 3.4.探头如何对电路形成负载(how probes load down a circuit) . . . . . . . . . . . . . . . . . . . . . . . . . . 95 3.5.特殊的探测装置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 3.5.1.厂制的 Shop Built 21:1的探头 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 3.5.2.为低电感接地回路所用的固定装置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102 3.5.3.用于探测的内嵌式的固定装置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 3.6.避免从探头屏蔽检取电流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105 3.7.观察串行数据传输系统 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109 3.8.降低系统时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111 3.9.观测串扰 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111 3.9.1.关掉初始的信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 3.9.2.去掉串扰 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 3.9.3.产生人为的串扰 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 3.10.测量操作容限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113 3.10.1 附加的噪声 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114 3.10.2.调节宽总线上的定时 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114 3.10.2.1.通过同轴电缆延时调节时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115 3.10.2.2.通过脉冲发生器调节时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115 3.10.2.3.用于时钟相位调节的简单电路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116 3.10.2.4.用锁相环调节时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117 3.10.2.5.通过改变电压调节时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118 3.10.3.供电 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118 3.10.4 温度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119 3.10.5 数据吞吐量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120 3.11 观测亚稳态 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120 3.11.1 亚稳态测量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 第3页 共346页 tyw藏书 高速数字电路设计 3.11.2 理解亚稳态(metastable)特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123 3.11.3 很长处理时间的证据(evidence for very long resolution times) . . . . . . . . . . . . . . . . . 127 3.11.4 亚稳度曲线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131 第4章 传输线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132 4.1 普通直连导线的缺点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132 4.1.1 直连导线的信号失真 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132 4.1.2 直连导线的EMI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134 4.1.3 直连导线的串扰 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135 4.2 无限长传输线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137 4.2.1 理想的无失真 无损耗传输线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137 4.2.2 有损耗的传输线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141 4.2.2.1 低损耗的传输线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143 4.2.2.2 RC传输线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 4.2.3 趋肤效应 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146 4.2.3.1 趋肤效应的空间分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 4.2.3.2 趋肤效应区域的频率响应 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150 4.2.3.3 趋肤效应区域的传输线阻抗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152 4.2.4 补偿效应 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152 4.2.5 绝缘损耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153 4.3 源阻抗和负载阻抗的影响 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154 4.3.1 传输线的反射 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154 4.3.2 终端匹配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158 4.3.3 源端匹配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158 4.3.4 缩短线长 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158 4.3.5 传输线匹配不好时的建立时间 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 4.4 特殊传输线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 4.4.1 无匹配线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 4.4.1.1 低阻抗输出驱动无匹配传输线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160 4.4.1.2 高阻抗输出驱动无匹配传输线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160 4.4.2 传输线中点的容性负载 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161 4.4.2.1 来自容性负载的信号反射 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163 4.4.2.2 容性负载对传输信号的影响 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163 4.4.3 等间隔的容性负载 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164 4.4.3.1 均匀负载总线的阻抗特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164 4.4.4 直角弯曲布线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166 4.4.5 延迟线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167 4.5 传输线阻抗和传播延迟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169 4.5.1 传输线的参数控制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169 4.5.1.1 传输线阻抗的控制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169 4.5.1.2 物理尺寸对阻抗的影响 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171 4.5.1.3 有效介电常数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174 4.5.1.4 合理的加工公差 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175 4.5.1.5 传输线参数的软件计算 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176 4.5.2 同轴电缆的计算公式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177 见图4.29 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177 第4页 共346页 tyw藏书 高速数字电路设计 4.5.3 双绞线的计算公式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177 4.5.4 微带线的计算公式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178 第 5 章 地平面和层堆积 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180 5.1 高速电流在最少的感应系数路径流动 High Speed Current Follows the Path for Least Inductance) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180 5.2 固定地平面的串扰(Crosstalk in Solid Ground Places) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182 5.3 窄条地平面的串扰(Crosstalk in Slotted Ground Places) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184 5.4 交叉开口地平面的串扰(Crosstalk in Cross-hatched Ground Places) . . . . . . . . . . . . . . . . . . 187 5.5 电源和地指 FINGERS 的串扰(Crosstalk with Power and Ground Fingers) . . . . . . . . . . 189 5.6 保护路径(Groud Traces) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191 5.7 近端和远端串扰(Near-end and Far-end Crosstalk) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194 5.7.1 感应耦合机制(Inductive Coupling Mechanism) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194 5.7.2 容感耦合方式(Capacitive Coupling Mechanism) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196 5.7.3 相互感抗和相互容感的结合(Combining Mutual Inductive and Mutual Cappacitive Coupling) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 5.7.4 近端串扰怎样变成远端问题(How Near-end Crosstalk Becomes a Far-end Problem) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197 5.7.5在两根线的串扰特性(Characterizing Crosstalk Between Two Lines) . . . . . . . . . . . . . . . 199 5.7.6 使用一系列端点来降低串扰(Using Series Terminations to Reduce Crosstalk) . . . . . . 200 5.8 印制板层数是怎样堆积的(How to Stack Printed Circuit Board Layers) . . . . . . . . . . . . . . . . 200 5.8.1 电源和地设计(Power and Ground Planning) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 5.8.2 底板(Chassis Layer) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201 5.8.3 选择线径尺寸(Selecting Trace Dimentions) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202 5.8.4 路径密度对比层数(Routing Density Versus Number of Routing Layers) . . . . . . . . . . 203 5.8.5 规范的层堆积(Classic Layer Stacks) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204 5.8.6 高速板的额外的忠告(Extra Hints for High-speed Boards) . . . . . . . . . . . . . . . . . . . . . 208 第6章 传输线匹配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 6.1 终端匹配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 6.1.1 终端匹配的上升时间 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 6.1.2 终端匹配的直流偏置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211 6.1.3 其它拓扑形式的终端匹配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214 6.1.4 终端匹配电路的功耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216 6.2 始端匹配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216 6.2.1 始端匹配的阻值 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 6.2.2 始端匹配的上升时间 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217 6.2.3 始端匹配较平坦的阶跃响应 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218 6.2.4 始端匹配的输出驱动电流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218 6.2.5 始端匹配的其它拓扑形式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218 6.2.6 始端匹配的功率消耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218 6.3 中间匹配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219 6.4.1 容性负载匹配的直流不平衡性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221 6.4.2 差分线的终端匹配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221 6.5 电阻阻值的选择 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 6.5.1 匹配电阻的精确性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 6.5.2 匹配电阻的功率消耗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222 6.5.3 匹配电阻的电感 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223 第5页 共346页 tyw藏书 高速数字电路设计 6.6 匹配电路的串扰 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226 6.6.1 相邻轴向电阻间的串扰 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227 6.6.2 相邻贴片电阻间的串扰 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228 6.6.3 排阻间的串扰 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228 第7章 过孔 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 7.1 过孔的机械特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 7.1.1 过孔直径 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230 7.1.2 过孔焊盘尺寸 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231 7.1.3 去扰需求(Clearance Requiremints) 空间间隔(Air Gap) . . . . . . . . . . . . . . . . . . . . . . 234 7.1.4 走线密度与过孔焊盘尺寸 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235 7.2 过孔的容性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236 7.3 过孔的电感 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237 7.4 电流回流与过孔的联系 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239 第8章 电源系统 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240 8.1 提供稳定的参考电压 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241 8.2 分配相同的电压 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245 8.2.1 电源分配线的电阻 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 8.2.2 电源分布线的电感 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246 8.2.3 板极旁路器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247 8.2.4 在独立集成电路 individual integrated circuits 中的本地旁路 . . . . . . . . . . . . . . . . 251 8.2.5 电源层与地层之间的电容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253 8.2.6 测量电源分配系统单步响应的测试工具 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254 8.3 普遍的电源分配问题 everyday distribution problems . . . . . . . . . . . . . . . . . . . . . . . . . . 255 8.3.1 在TTL-ECL组合系统中随机的ECL错误 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255 8.3.2 在电源分配线上有太高的压降 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256 8.3.3 插入电路板时电源的冲击 glitch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256 8.3.4 从电源分配线上的EMI幅射 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 8.4 选择一个旁路电容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257 8.4.1 电容的寄生电阻和寄生电感 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258 8.4.2 电容性能与封装的关系 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260 8.4.3 贴片电容 surface-mounted capacitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 8.4.4 在集成电路中安装电容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 8.4.5 三种类型的绝缘材料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264 8.4.5.1 铝电解绝缘材料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265 8.4.5.2 Z5U电介质 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266 8.4.5.3 X7R电介质 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266 8.4.6 较安全的电压和寿命 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267 1第九章 连接器 Connectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268 9.1 共模电感 MUTUAL INDUCTANCE--HOW CONNECTORS CREATE . . . . . . . . . . . . 268 9.1.2 地平面如何改变会流路径 How Grounds Alter the Return-Current Path . . . . . . . 272 9.2 串联电感 连接器产生电磁干扰 EMI 的主要原因 SERIES INDUCTANCE--HOW CONNECTORS CREATE EMI . . . . . . . . . . . . . . . . . . . . . . . . . 274 9.3 寄生电容--多负载总线上的连接器 PARASITIC CAPACITANCE--USING CONNECTORS ON A MULTIDROP BUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279 9.3.1 管脚到管脚的电容 Pin-to-Pin Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280 9.3.2 电路布线电容(Circuit Trace Capacitance) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281 第6页 共346页 tyw藏书 高速数字电路设计 9.3.3 接受器和驱动器的电容(Capacitance of Receivers and Drivers) . . . . . . . . . . . . . . . . . 281 9.3.4 分布均匀的负载(Evenly-Spaced Loads) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281 9.3 .5 慢速总线(Very Slow Bus) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282 9.4 连接器的耦合测量(MEASURING COUPLING IN A CONNECTOR) . . . . . . . . . . . . . . . . 282 9.4.1 接地和信号管脚(Ground and Signal Pins) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283 9.4.2 脉冲发生器和源端阻抗(Pulse Generator and Source Impedance) . . . . . . . . . . . . . . . . . 283 9.4.3 发送线的终端阻抗(Terminating Impedance on the Transmitting Line) . . . . . . . . . . . . 284 9.4.4 模拟接收线的源端阻抗(Simulated Source Impendance of Receiving Line) . . . . . . . . 284 9.4.5 匹配电阻(Matching Resistor) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284 9.5 连接器布地的连续性(CONTINUITY OF GROUND UNDERNEATH A CONNECTOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285 9.6 外部连接中如何满足EMI问题(FIXING EMI PROBLEMS WITH EXTERNAL CONNECTIONS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287 9.6.1 滤波(Filtering) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288 9.6.2 屏蔽(Shielding) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288 9.6.3 常规阻塞(Common Mode Choke) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289 9.7 用于高速信号的特殊连接器(SPECIAL CONNECTORS FOR HIGH-SPEED APPLICATIONS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289 9.7.1 AMP Z-Pack 点对点连接器 AMP Z-Pack Point-to-Point Connector . . . . . . . . . . 290 9.7.2 Augat点对点连接器(Augat Point-to-Point Connector) . . . . . . . . . . . . . . . . . . . . . . . . . . 291 9.7.3 Teradyne 多负载总线连接器(Teradyne Multidrop Bus Connector) . . . . . . . . . . . . . . . 291 9.8 经过连接器的差分信号(DIFFERENTIAL SIGNALING THROUGH A CONNECTOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292 9.9 连接器的电源控制特性(POWER-HANDLING FEATURES OF CONNECTORS) . . . . . 294 第10章 带状电缆 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296 10.1 带状电缆信号传播 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296 10.1.1 带状电缆频率响应 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297 10.1.2 带状电缆的上升时间 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299 10.1.3 测量上升时间 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300 10.2 带状电缆的串扰 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301 10.2.1 串扰的基本计算方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301 10.2.2 多根地线的效果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303 10.2.3 扭绞的效果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304 10.2.4 测量串扰 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305 10.2.5 带状电缆的堆叠 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307 10.3 带状电缆连接器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 10.3.1 连接器电感 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 10.3.2 连接器电容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308 10.3.3 交错连接以降低寄生效应 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309 10.4 带状电缆电磁干扰 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309 10.4.1 扁平金属片包装 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309 10.4.2 一边扁平屏蔽 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310 10.4.3 折叠 圆形 屏蔽电缆 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310 11章 时钟分发 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311 11 .1 时间裕度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311 11 .2 时钟漂移 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312 第7页 共346页 tyw藏书 高速数字电路设计 11 .3 使用低内阻驱动器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315 11 .4 使用低阻抗的时钟传输线 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317 11 .5 多时钟线的始端匹配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318 11 .6 时钟线上的串扰抑制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320 11 .7 延时调节 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320 11 .7 .1 固定延时 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321 11 .7 .2 可调延时 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322 11 .7 .3 可自动编程延时 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324 11 .8 差分时钟信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326 11 .9 时钟信号的占空比 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326 11 .10 消除时钟再生器的寄生电容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327 11 .11 时钟总线上的衰减时钟接收器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329 第12章 时钟振荡器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 12.1 壳式晶振 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330 12.1.1 频率规范 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331 12.1.2 正常工作条件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333 12.1.3 电气特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 12.1.4 机械封装 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334 12.1.5 加工工艺 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335 12.1.6 可靠性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335 12.1.7 振铃和偏移 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 12.2 时钟抖动 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336 12.2.1 什么时候考虑时钟抖动 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337 12.2.2 时钟抖动的测量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338 12.2.3 电源噪声的测量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339 12.2.4 时钟源的电源滤波 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341 第8页 共346页 前言 tyw藏书 高速数字电路设计 这本书是专门为电路设计工程师写的 它主要描述了模拟电路原理在高速数字电路设计中 的分析应用 通过列举很多的实例 作者详细分析了一直困扰高速电路路设计工程师的铃流 串扰 和辐射噪音等问题 所有的这些原理都不是新发现的 这些东西在以前时间里大家都是口头相传 或者只是写 成应用手册 这本书的作用就是把这些智慧收集起来 稍作整理 在我们大学的课程里面 这些内 容都是没有相应课程的 因此 很多应用工程师在遇到这些问题的时候觉得很迷茫 不知该如何下 手 我们这本书就叫做 黑宝书 它告诉了大家在高速数字电路设计中遇到这些问题应该怎么去 解决 他详细分析了这些问题产生的原因和过程 对于低速数字电路设计 这本书没有什么用 因为低速电路中 '0' '1' 都是很干净的 但是在高速数字电路设计中 由于信号变化很快 这时候模拟电路中分析的那些影响会产 生很大的作用 使得信号失真 变形 或者产生毛刺 串扰等 作为高速数字电路的设计者 必须 知道这些原理 这本书就详细的解释了这些现象产生的原理以及他们在电路设计中的应用 书本中的公式和例子对于那些没有受过专业模拟电路设计训练的读者也是有用的 在线性 电路原理理论课程中只接受了第一年的培训的读者 也许能更好地掌握本书的内容 第1章 第3章分别介绍了模拟电路术语 逻辑门高速特性和标准高速电路测量方法和技 巧等内容 这三章内容构成了本书的核心 应该包括在任何高速逻辑设计的学习中 其余章节 第4章 第12章 每一章都讲述了一个高速逻辑设计中的专门问题 我们可以 按照自己的需要选择学习 附录A收集了本书各部分的要点 列出了所提出的最重要的思想和概念 它可以作为我们 进行系统设计时的一个检查要点 CHECKLIST 或者碰到问题时可作为本书内容的索引 附录B详细给出了各种上升时间测量形式背后的数学假设 它有助于把本书的结论跟相关 术语的标准及来源联系起来 附录C是列举物理结构中的电阻 电容和电感计算的标准公式 这些公式已经在MathCad上 实现并可以从作者处获得 第9页 共346页 第1章 基本原理 tyw藏书 高速数字电路设计 摘要: 高速数字电路设计跟低速数字电路设计不同的是 他强调组成电路的无源部件对电路的影 响 这些无源器件包括导线 电路板和组成数字产品的集成电路 在低速设计中 这些部件单纯 的只是电路的一部分 根本不用多做考虑 可是在高速设计中 这些部件对电路的性能有着直接 的影响 高速电路设计研究的主要内容是以下几个方面 1 无源电路单元是如何影响信号传输的 振铃和反射 2 信号间的相互影响 串扰 3 与周围环境间如何影响 电磁干扰 我们在下面的几个小节里面首先介绍一下频率 时间和距离相互之间的一些关系 1.1 频率和时间 在低频电路里面 我们可以随便直接使用一个导线把两个电路连接起来 但是在高频电路中 我们不能这样做 我们只能使用一个宽一些并且是平整的物体才可以把两个电路短接起来 这是因 为在低频电路中没有什么影响的导线 到了高频电路中 就变成了一个电感 这是一个普遍的现象吗 难道真的是一个电路不能在可变化的频率范围内工作 电路的参数 真是对频率敏感的吗 是的 如果我们给一个电路画出以频率为底的对数曲线 没有一个电路参数能够在频率增加 10倍或者20倍以后保持不变的 因此必须考虑每个电参数的有效频率范围 我们先来研究一下在频率很低 周期很长 的电路中的电路特性 然后我们再来研究在高频 时电路会有什么变化 如果一个正弦波的频率是10 12 HZ 也就是说他完成一个周期需要30000年 这样的一个 波形在TTL电平里每天的变化不会超过1微伏 这样的频率确实太低了 不过他还没有等于0 这个时候我们用示波器来观察这个波形 实际上我们观察不到任何变化 因为它的周期太长 了 要等到他变化完成一个周期 设备都已经风化了 相反我们再来考虑一下如果频率是10 12 又会如何 这时候 参数变化太大了 本来在低频时候是0.01欧姆的电阻 当频率到了1GHZ 时 由于 趋肤效应 变成了1欧姆 不但如此 还增加了一个50欧姆的感抗 频率到底在多高的范围内会对高速电路设计造成影响 图1.1是一个随机数字脉冲与它的频 谱重要部分的关系图 回答了这个问题 图1.1 的数字信号是一个触发器的输出 它的时钟频率是F_CLOCK 每个时钟对应的数据 输入是随机的 在这个例子中10-90%上升时间叫做 Tr 是时钟周期的1% 这个信号的功率密度谱如图1.1 在时钟的整数倍时是非常小的值 并且从Fclock开始直到 Fknee 拐弯频率 以斜率 -20dB/10倍频 下降 越过了拐弯频率以后频谱线下降的速度急剧增加 第10页 共346页 tyw藏书 高速数字电路设计 大大快于 20dB/10倍频 在拐弯频率位置 频谱幅值是正常下降速率点再往下降 6.8dB 对于任 何电路 拐弯频率的值与电路信号沿的上升时间Tr 或下降时间 有关 与时钟频率无关 Fknee=0.5/Tr 公式1.1 式子中 Fknee 拐弯频率 Tr 脉冲上升时间 可见上升时间越短 拐弯频率越高 上升时间越长 拐弯频率越低 数字信号的时域特性主要取决于Fknee以下的频谱特性 由此我们可以定性的推出数字电路的 两个重要特性 推论1 所有对低于或等于Fknee 的频率响应都是均匀的电路 能够不失真的传输相应的数 字信号 推论2 当频率高于Fknee时 对数字信号的处理会有一定的影响 第11页 共346页 tyw藏书 高速数字电路设计 图1.1 随机脉冲波形的功率密度频谱 请注意我们这里的Fknee只取决于Tr 而跟电路的其它频域参数没有任何直接联系 这样简 单的一个定义易用也易记 当我们使用Fknee的时候 我们也要记住 这个值不是非常精确的 但是可以作为一个指示 特征 我们可以通过他来区分频率敏感的影响 那些是无关紧要的 那些是破坏性的 那些是令人 担心的问题 实际上在设计中我们想知道的也就是这些内容 当然 Fknee也是有限制的 他并不能够精确的确定系统的性能 实际上它并没有精确定义 怎样测量上升时间 它不能代替成熟的傅立叶分析 也不能估计电磁辐射 它取决于频率在 Fknee以上的的频谱特性 第12页 共346页 tyw藏书 高速数字电路设计 同时 对于数字信号 Fknee方便有效地确定了时间与频率之间的关系 在这本书中我们全 部使用Fknee作为数字信号频谱的上限 附件B附加了一些上升时间和频率测试的不同方法 有兴 趣可以看一下 图1.2 一个简单RC滤波器的时域分析 按照上面的推论 1 如果一个系统在低于Fknee时的频率响应是非均匀的 他会是怎样 影响电路信号的呢 以下是一个实例 我们知道一个电路的高频响应影响它的瞬时事件处理 比如上升时间 而低频响应则影 响电路的长时间事件处理 比如一个长的稳定脉冲 图1.2 显示了一个电路的高低频响应特性 对于这个电路 他是通高频 阻低频的 我们从特殊频率点Fknee分析图1.2 在频率Fknee时电容C的电抗是 1/C2 Fknee 我们可 以利用这个公式来计算电抗值 第13页 共346页 Xc=1/C2 Fknee=Tr/C2 =0.06欧姆 [1.2] tyw藏书 高速数字电路设计 Tr=阶跃输入的上升时间 秒 Fknee 阶跃输入的最高频率 HZ C 电容值 F 公式1.2表示了如何用拐点频率Fknee或上升时间来估计电容的电抗 图1.2的电路中0.6欧姆的电抗是一个虚短路 在Fknee处的上升沿幅值会对电容造成很大冲 击 当时钟周期超过25ns的时候 比如20MHZ 电容的容抗会上升到15欧姆 将会使耦合信号 明显下降 本节要点 w 一个电路的高频响应影响它的瞬时事件处理 比如上升时间 w 一个电路的低频响应影响电路的长时间事件处理 比如一个稳定的长时脉冲 w 数字脉冲的大部分能量集中在低于Fknee 的频率范围内 w Fknee= 0.5/ Tr w 电路在Fknee处的特性决定了它对变化沿 STEP EDGE 的处理 w 电路在高于Fknee时候的频率特性对数字信号几乎没有影响 1.2 时间和距离 电信号在传输线或者PCB 线路上面的传输速度取决于周围的环境 传输延时的单位是 ps/inch 皮秒每英寸 传输速度的单位是 inch/ps 英寸每皮秒 它们是倒数关系 传输延时与导线周围媒体的绝缘参数的平方根成正比 同轴电缆厂家通常使用泡沫塑料或 者有皱纹的材料作为绝缘材料 以减小电缆的有效绝缘常数 从而减小传输延时和传输损耗 表 1.1中列出了两个同轴电缆的不同绝缘材料区别 PCB板的传输延时与绝缘材料的绝缘常数和PCB线路的形状有关 常用的电路板材料 FR-4的绝缘常数在低频时是4.7 20 在高频下会恶化到4.5 计算传输延时的时候使用高频数值 4.5 第14页 共346页 tyw藏书 高速数字电路设计 表1.1 电信号在不同媒体中的传输延时 线路的几何形状决定了电场是停留在板上还是传播到空气中 如果停留在板上 材料的绝 缘常数会增大使得传输速度降低 封闭在地层之间的 PCB 走线周围的电场是全部都在板上的 因 而使得FR-4 的绝缘系数典型值为4.5 而最外层PCB走线由于与空气接触使得绝缘系数在1和4.5 之 间 所以PCB外层布线比内层布线传输速度快 特殊陶瓷材料氧化铝用于高密多层板 可到50层 它的一个优点就是温度膨胀系数小而 且机械加工性能好 可以到很薄 可是太贵 微波工程师也喜欢氧化铝材料是因为他可以减小谐振 腔的机械结构 本节要点 w 传输延时与导线周围介质的绝缘常数的平方根成正比 w 信号在空气中的传输延时是85ps/inch w PCB 外层布线的信号传输速度要比内层的高 1.3 集中式系统和分布式系统 一个传导系统对一个输入信号的响应很大程度上取决于这个系统是大于还是小于信号最快 电特性的有效长度 跟上升沿一样 电特性的有效长度取决于特征持续时间和传输延时 比如 我们分析一个 10KH ECL信号的上升沿 这些门的上升时间约为1.0ns 当信号在FR-4内部走线上传输时 上升 沿长度是5.6inch: 第15页 共346页 tyw藏书 高速数字电路设计 图1.3画出了一系列沿着10英寸直导线的传输电位图 在左边输入一个1ns 的上升沿 脉冲 信号在导线传输的过程中 各点的电压是不一样的 这个系统沿着这根导线传输的的脉冲响应是分 布式的 我们把它成为分布式系统 在第4ns得到的上升沿的物理长度是4.5inch 一个物理上足够小的系统 小到每一点的响应都可以认为是几乎同时的时候 我们就称之 为集中式系统 图1.3示意了一个1英寸导线响应同一个1ns上升沿时 作为一个集中式系统的响 应 可以看出 在每一点 变化几乎是同步的 一个系统是集中式系统还是分布式系统取决于通过它的信号的上升时间 把系统大小和上 升时间大小比值作为区分特征 对于PCB 点对点和总线走线 如果线长度小于信号传输有效长度 的1/6 就可以看作是一个集中式系统 图1.3 分布式和集中式系统传输线上对上升沿响应不同时间各点电位示意图 第16页 共346页 本节要点 tyw藏书 高速数字电路设计 w w 上升沿长度 L=上升时间/传输延时 w 如果线长度小于信号传输有效长度的1/6 那么我们就把他看做是一个集中式系统 1.4 关于3-dB 和 频率均方根值 的注意点 与模拟领域的规范不同 在数字领域 通常把频率响应转换为上升时间 例如示波器厂家对垂直放大器引入一个操作带宽 而对每一个探针又引入一个相应的最大 带宽 根据不同的厂家可能引入的概念是3-dB 带宽或者 RMS带宽 等价噪音 不管是那种情 况 带宽和上升时间的转换据决定于示波器的频率响应曲线的形状 幸好我们并不是需要每回都要计算出精确的上升时间 鉴于这本书的目的 我们建议了一 种易用的方式 我们可以忽略频率响应形状的细节 附录B对比了几种不同的脉冲类型的计算 说 明了这种方法的正确性 下面的式子中我们把频率转化为10 90 上升时间 正如附录B中的说明 对于我们做测 试和数字电路的维修所需要的精度 不管是定义上升时间为10 90 示波器脉冲中间点斜率的倒 数 还是用标准的偏差法 都没有什么关系 对于高斯脉冲 K=0.338 对于单极指数衰减脉冲 K=0.350 对于大多数的数字信号 这 种小变化是没有什么关系的 如果厂商引入RMS带宽或者等价噪声带宽 下面的关系式可以算出子系统的10 90 上升 时间 这里的常数K 从0.36变化到0.55 取决于不同的脉冲类型 跟3.6式子比起来有稍微增大 第17页 共346页 tyw藏书 高速数字电路设计 通过示波器来观看一个非常快的上升沿 远快于示波器的响应速度 可以区分它是单极 响应还是高斯类型响应 如果响应的上升沿非常陡 下降的拐弯非常急 然后是长长的尾巴 它可 能是单极脉冲响应 SINGLE-POLE 如果脉冲沿比较平缓 上升和下降是比较对称的 估计就 是高斯脉冲 如果介于两者之间 则K取值为 0.45 1.5 四种类型的电抗 四个电路概念区分了高频数字电路和低频数字电路的研究 电容 电感 共模电容 共模 电感 这四个概念有助于我们对高速数字电路元素的描述和理解 研究电容和电感的方法非常多 微波工程师用麦克思维方程式进行研究 控制系统的设计 师使用拉普拉斯变换 一种专门的 SPICE 仿真使用线性微分方程 而数字工程师则一般使用阶跃 响应的方法 阶跃响应的方法显示了我们需要的东西 一个脉冲输入到一个电路元素时的响应 这样我 们就可以得电路元素的阻抗 频率曲线 在这个意义上 阶跃响应法至少与频域的阻抗测量方法一 样有效 我们对电容和电感的研究将集中在电路元素的阶跃响应 图1.4 示意了一个双端器件的典型的阶跃响应测量方法 用一个输出阻抗为Rs欧姆的阶跃 源 并联到测试电压响应的设备 实际测试中 我们一个接一个地发阶跃脉冲 然后在示波器上面 就可以同步的看到响应波形 第18页 共346页 图1.4 双端器件阶跃响应测试 tyw藏书 高速数字电路设计 通过观察阶跃响应和使用以下3个法则 任何人都可以马上得到器件的特性 1 电阻的阶跃响应是均匀的 在0时刻 输出即可以上升到固定值并且保持稳定 2 电容响应是一个上升的阶跃响应 在0时刻阶跃输出也为0 但是不久就可以上升到满幅 度 3 电感的响应是一个下降的阶跃响应 在0时刻 输出会上升到满幅度 但是不久就会衰 减到0 我们可以分析电路的响应 它是一个时间函数 的特性是不变的 还是上升的 还是下降 的 把器件分为阻性 容性和感性 电抗性质的影响 包括电感和电容 又可以进一步分为普通和共模两类 普通容抗和感抗 描述了独立器件 双端器件 的特性 共模容抗和感抗概念描述了两个电路之间的相互影响 在数 字电路里面 共模容抗和阻抗通常产生我们所不期望并设法减小的串扰 普通的电容和电感是有帮 助的 要视乎电路的实际情况而定 我们将使用一种特殊的阶跃响应的方式来测试共模容抗和感抗电路的特性 我们只研究集中式系统的以下特性 普通电容 普通电感 共模电容 共模电感 1.6 普通电容 如果两个导体充上不同电位的电荷 就会产生电容 这两个导体之间会存在电场 这些能 量是由驱动电路供给的 由于驱动电路的驱动源能量是一定的 因此 经过有限的时间以后 电容 两端的电压差就可以上升到一个稳定值 这种在外部有一个能量冲击的时候阻止电位上升很快 或 者下降很快的特性就称作电容 在有一定的低电压的时候就能够保持大量电场能量的结构 比如两 个并列的电极片 就会存在比较大的电容 图1.5示意了一个电容在30欧姆源驱动下的理想的电流和电压波形 TTL门输出阻抗约30欧 姆 电容的阶跃响应曲线是时间的函数 当阶跃电压瞬间加载电容两端的时候 会有一个很大的 电流产生来建立电场 此时由于电流比较大 Y(t)/I(t)就会很小 电容是瞬间短路的 经过一定的时间以后 Y(t)/I(t)变大 电流会变到很小 此时电容可以看做是开路的 最 后 当电场完全建立起来以后 只会剩下一个很小的漏电流 这个值的大小决定于电极之间绝缘体 的绝缘特性 这个时候Y(t)/I(t)非常大 第19页 共346页 tyw藏书 高速数字电路设计 有的电路对于阶跃响应 在某个时段看起来像是容抗特性 在另外一个时段看起来又像是 感抗特性 反之亦然 比如 电容两端的引脚在频率很高时就有电感特性 它的阶跃响应在零时刻 的几百个皮秒之内会看到一个脉冲 然后迅速降到0 后面在按照正常的电容曲线显示 如果阶跃源的上升时间比较长 那么可能会由于示波器扫描时间比较慢的缘故我们将看不 到感抗脉冲 有趣的是我们可以通过调节阶跃冲击源的上升时间和扫描时基来确定一个频率范围 这样就可以很好的观察电路的特性 图1.5 理想电容的阶跃响应 一般说来 如果上升时间是Tr 0时刻的阶跃响应与电路在频率FA的阻抗值有关 取一段时间阶跃响应的平均值 我们可以估计低的频率时的阻抗 用公式1.8我们可以估算 出对应于平均时间Tr的分解频率 第20页 共346页 阶跃响应的最终值表示了DC的阻抗值 tyw藏书 高速数字电路设计 只根据上升时间是Tr 没有办法推断器件远高于FA时候的特性 我们一定要保证阶跃源足 够快从而我们可以很好的看到我们需要的东西 图1.6是一个可以测试pF级别电容在几个纳秒时间内特性的装备 可以用来测试PCB走线 门输入 旁路电容以及其它一些数字电路的容性特性 图1.6 测试电容的500欧姆试验装置 这个装置使用驱动被测电容的脉冲源阻抗是已知的 通过测量响应波形的上升时间 我们 可以推断出电容值 相对我们使用音频的方法来说 这个方法要复杂一些 它的复杂来源于高频时 候很难保持和传递电磁场能量 同轴电缆用来把测试信号和测量结果传递进出1平方英寸大小的固 体地平面 这个平面是测量进行的地方 限制测量区域为1平方英寸以保证所测电路是集中式系 统 例子 1.1 测量到地的小电容 图1.6实例中的待测设备 DUT 是一个并列金属片电容 0.5 英寸*0.75英寸 是印制在地 层之上0.008英寸高的FR-4印制电路板上面1.5-oz铜皮 这种结构形成了一个寄生电感非常小的电 容 第21页 共346页 tyw藏书 高速数字电路设计 测试装备由输入和输出两个RG-174的同轴电缆构成 输入电缆对地加了一个50欧姆终端电 阻 同时还串了一个1K电阻来驱动DUT 1K电阻把DUT和信号源隔离开来了 使得驱动源的输出 阻抗在各种阻抗DUT下都是保持恒定的 驱动阶跃源的上升时间和幅值也不会受DUT负载阻抗影 响 脉冲发生器提供一个类似于实际电路的上升时间和幅值的信号 当测量无源器件时 脉冲 发器的DC分量是无关紧要的 但测量一个输入门的时候 我们要不断调整脉冲源使其跨越输入开 关范围 并把能量传递到被测门 使被测门进入测试的操作范围 如果输入门要求的电流比较大的 话 源电阻要比1K小一些 如果你的信号发生器有一个50欧姆Back-termination特性 能减小输入电缆上的反射 它是 在信号发生器的输出串50欧姆的电阻 降低由于Test jig与信号源输出阻抗不可避免的失配而导致 的在源电缆上的来回反射 使用back termination可以削弱源信号的反射 首先是在它从test jig反射 回来的时候 然后是从信号源的back termination 电阻反射并返回测量设备时 back termination 虽 然减小信号源输出的幅值为原来的一半 但是它改善了系统的阶跃响应 输出电缆通过一个1K电阻单独连接被测电路 在示波器的内部有50欧姆的终端匹配 1K的 电阻作为21:1的探头 , 这样安排的好处在后面的示波器探头一节中有介绍 输入输出电缆的长度都 是3英尺 在DUT断开时 这个开环电路的在2.6V阶跃冲击下的响应波形如图1.7 上面的波形时基是 5ns/格 下面波形的时基是500ps/格 使用的示波器是TEK 11403,自动记录的波形10-90%上升时间是818ps 测得的幅值是 63mV 测得的峰值是67mV 算出来得到的DUT处幅值为1.3v,是冲击源的1/2 第22页 共346页 tyw藏书 高速数字电路设计 图1.7 500欧姆电容测试装置的开环电路响应 图1.8是测试装置的等价戴维南电路 在这个电路里面把系统总的上升时间合进了冲击源 这对测试是没有影响的 只要知道这个测试的比例就可以了 图1.8 500欧姆电容测试装置的戴维南等价电路 源阻抗是503欧姆 在输出关闭的时候可以用万用表测出来 也可以算出来 第23页 共346页 tyw藏书 高速数字电路设计 把DUT接上去以后 得到的波形是一个的容性负载波形 一开始较低 然后上升 把保存 的开路时候的波形打出来作对比 从整个800ps~40ns的时间里 DUT显示了很好的容性 图1.9 的光标是波形的63 上升时间处 可以读出来 从开始到这点的时间是23.5ns 由于 驱动电阻是503欧姆 可以算出DUT电容是C=t/R: C=t/R=23.5ns/503欧姆 46.7pF 公式1.9 图1.9 使用63 的方法找出时间常数 可以用上升时间和频率之间的关系 通过观察电容的数字波形的上升时间而了解到电容的 容抗 这个关系在我们分析容抗使得数字波形失真的时候非常有用 对于3ns上升时间的阶跃响应 例子1.1的电容电抗是20.44欧姆 它会使带有30欧姆输出阻 抗的TTL驱动器的输出波形在3ns的上升沿发生明显的畸变 任一时刻通过电容电流的大小总是跟它两端电压的上升时间有关的 第24页 共346页 tyw藏书 高速数字电路设计 使用公式1.11可以计算两个电路间的电容导致的串扰 本节要点 w 使用脉冲源和示波器我们可以很容易的建立电容的测试装备 1.7 普通电感 如果有电流存在 就会产生电感 电流产生磁场 这些能量是由驱动电路供给的 由于驱 动电路的驱动源能量是一定的 因此 经过有限的时间以后 电流就可以上升到一个稳定值 这种 阻止电流上升或下降等变化趋势的特性就称为电感 图1.10示意了一个电感在30欧姆驱动下的理想的电流和电压波形 TTL门输出阻抗约30欧 姆 电感的阶跃响应曲线是时间的函数 当阶跃电压瞬间加载电感两端的时候 0 时刻电流几乎 没有 因此Y(t)/I(t)会非常大 电感是瞬间是开路的 经过一定的时间以后 Y(t)/I(t)变小 电流会变大 最后电压几乎会降至0 此时电感相当 于一个短接电路 最后 当电感周围磁场完全建立起来以后 电流值只受电感的直流电阻影响 Y(t)/I(t)非常小 图1.11示意了一个可以测试nH电感特性的理想装置 可以用来测试PCB地线或者一般端连 接线的感性特性 第25页 共346页 tyw藏书 高速数字电路设计 图1.10 理想电感的瞬间阻抗 第26页 共346页 tyw藏书 高速数字电路设计 图1.11 理想电容的阶跃响应 例子 1.2 测量到地的小电感 图1.11实例中的待测设备 DUT 是一个1英寸长的印制线 是印制在地层之上0.008英寸 高的FR-4上面1.5-oz铜皮 宽度是0.010英寸 它的远端通过一个直径为0.035英寸的过孔与地相 连 这个结构在开路的时候会有一个2pF的寄生电容 当远端短接的时候 此值会下降一半 算出 来的电感值大约是9nH 如果使用一个800ps的上升沿来测试电路特性 这一速度下的寄生容抗比我们要观察的感抗 大的多 大约是8倍的关系 这个电容的影响是 它会使L/R观察值增大12 测试装备由输入和输出两个RG-174的同轴电缆构成 输入电缆对地加了一个49欧姆的终端 电阻 同时还并了一个10欧姆的电阻到地 这个测试装备冲击源跟DUT进行隔离不及容性测试装 备好 驱动源的输出阻抗在各种阻抗DUT负载下范围在39欧姆 49欧姆之间 为了使我们的电路 不受反射影响 不要忘记加上匹配电阻 脉冲源信号是没有DC分量的 不管怎样电感的短路特性会把直流分量消除掉 第27页 共346页 tyw藏书 高速数字电路设计 在输出关闭但是终端匹配加上的情况下在DUT端可以测到信号源阻抗是7.6欧姆 这是几个 电阻并联的结果 这里在DUT使用了一个小的驱动阻抗以增大L/R衰减时间 如果我们戴维南等效源阻抗为 500欧姆的测试装备 期望L/R时间只有0.08ns 但是如果是7.6欧姆 那么L/R衰减时间是1.2ns 输出电缆通过直接与DUT连接 再与示波器的输入端相连 示波器的终端加了50欧姆的匹 配 输入输出电缆的长度都是3英尺 7.6欧姆的测试装备 2.4V输入的阶跃响应波形如图1.2 示波器自动计算出来10 90 上升 时间是788ps 阶跃幅值是417ms 探头的衰减为1:1 所以测得值是实际值 图1.12 500欧姆电容测试装置的开环电路响应 图1.13是7.6欧姆测试装置的戴维南等效电路 第28页 共346页 tyw藏书 高速数字电路设计 图1.13 7.6欧姆测试装置的等价戴维南电路 当我们把DUT接上去以后 如图1.14 电压波形表现出感性特征 随着输入信号上升很 快 然后下降 最后到0 在800ps到7ns的范围里 观察到的DUT是感性的 按照我们图中两个乘 法因子e对应的光标位置测量出来的指数衰减时间是1.36ns 根据测得的衰减常数 利用关系式l = Rt可以算出DUT的感抗 图1.14 7.6 欧姆 测试装置的衰减指数响应 第29页 共346页 tyw藏书 高速数字电路设计 利用上升时间和频率之间的关系 观察电感的数字波形的上升沿可以了解到电感的感抗 这个关系在分析恶劣的接地情况下寄生电感对地反射的影响时非常有用 对于3ns上升时间的阶跃响应 例子1.2中1英寸的走线阻抗是9.4欧姆 如果把它用来接50欧 姆的终端匹配到地 它的合成的阻抗将会被削弱20 如果用他来给8个50欧姆匹配组接地 并联 电阻为50/8 6欧姆 比导线阻抗还小 如果8个线路一起翻转 这时候匹配电阻完全不起作用 任一时刻电感两端电压的大小常常是跟通过它的电流上升时间有关的 关系如下 在后面我们将可以使用公式1.16来计算两个电路间的电感导致的串扰 当讨论什么是或者不是一个理想的短路设置时 考虑两种数字线接地的方法 刀片短路和 镊子短路 在测试中 经常要短路一些信号以验证我们的假设 如果短路导体的感性太强的话 窄脉 冲将会通过而不被短路 时钟线和同步中断线特别容易受到这种窄脉冲的影响 假设是刀片短路了一个距离为0.300英寸的电路 它的感值约为2nH 对于1ns的上升脉冲 阻抗约为6欧姆 公式1.15) 如果使用镊子短接同样的电路 它就会有10 20nH左右的感值 拐了一个弯的电流产生的 电感会大的多 同样对于1ns的上升沿 他会有30欧姆的感抗 要用它来短路TTL的短脉冲就显得 太大了 1.8 估算衰减时间的一个更好的方法 在感抗测试装备中 期望特性衰减时间TL/R与测试装备的开路上升时间Topen的比值不是很 大 低比率意味着 初始化的阶跃响应上升还没有结束 测试波形已经开始衰减 测试到的波 形并非是一个完全的指数曲线 而是一个更复杂的曲线 仔细观察图1.14可以发现实际上波形峰值 只有250mv 而开路的渐近值有417mv 这说明例子1.2中的指数时间常数并没有精确的反映电感特 性 如果我们在离开初始化过程远一些的地方 进一步从波形中测量衰减常数 实际的波形将更 加接近指数衰减 不幸的是 实际上不可能做得更深入 当我们试图观察屏幕右方的波形时 会发 现由于寄生耦合 反射和其它的噪音的影响 波形上的干扰太大 1.8.1 在响应曲线下测试覆盖面积 第30页 共346页 tyw藏书 高速数字电路设计 我们需要一个更加可靠的方法来是用图1.14的曲线估算电感 这就要找出一个代表整个曲 线的参数 这个参数应该能够不受测试设备和较短上升时间导致波形失真的因素的影响 方法就是 测试在响应曲线下测试覆盖面积来估计感值 图1.15使用了一个TEK 11403的测试特性来测试曲线面积 得到的面积单位是皮伏/秒 图 1.14的面积是495.7pVs 实际中我们也可以使用梯形细分的方法来手工计算出曲线面积 把曲线 范围细分成多个梯形 计算各部分面积 求和即可 下面我们再来讨论面积和L之间的关系 图1.15 7.6 欧姆电感测试装置响应脉冲面积 首先 电感两端电压与通过它的电流变化率关系有关 关系式如下 V = L inductor dI inductor dt [1.18] 把上面的公式求积分得到 做一些详细的推导后 推导过程略 将可以得到 L = (area)(R s) DV 第31页 共346页 [1.23] tyw藏书 高速数字电路设计 1.8.2 图1.15的应用 对于图1.15 的实例 我们得到 L= (area)(R Thevenin ) DVopen circuit = (495pVs)(7.6W) 418mV = 9.0nH 由于使用整个面积的方法与选取两个基准点的方法相比 [1.24] 它受噪音和波形失真的影响更 小 原理很简单 噪音的平均值为0 积分后被抵消 消除波形失真影响的原理是基于一个比较有趣的特性的 不管测试装备的阶跃响应是什么 波形 响应曲线下的面积不变 本节要点 w 使用L/R指数衰减曲线的面积可以精确的计算出衰减时间常数 w 使用我们的测试装备 慢脉冲源上升时间和低速显示波形 都不会改变我们测量的面积 1.9 共模电容 有两个电路存在的地方就会有共模电容 一个电路上面的电压产生电场 这个电场影响另 一个电路 两个电路间互相干扰的电特性 随着距离的增大 干扰系数快速减小 两个电路之间的 干扰系数就叫做 共模电容 单位是法拉 或者 安培 秒/伏特 合 其实就是电路A和电路B连接的寄生电容 两个电路之间的电容耦 A共模电容CM注入到电路B的电流IM与电路A的电压变化成正比 公式如下 IM = CM dV A dt [1.25] 公式1.25是一个对实际耦合噪声电流简化的算式 详细的算式考虑了电路A B之间的电压 和两个电路上共模电容CM负载影响 这个简化算式的使用是基于以下假设的 1 CM耦合电容中的电流比主电路A中的电流要小的多 这样CM不会给电路A造成负载 了 2 电路B中的耦合电压比电路A中的信号电压小得多 这样在计算噪音电流时就可以忽略 这个电压同时可以认为A和B之间的电压差是V A 3 假设电容的阻抗与电路B对地的阻抗相比是大的 这样我们计算耦合噪声电压时就可以 直接用IM乘以对地阻抗即可 这个假设忽略了其它电路对共模电容的影响 第32页 共346页 tyw藏书 高速数字电路设计 当耦合噪声电压小于信号阶跃幅值的10 所得的结果可以精确到小数点后一位 足以判 断哪种影响值得研究 如果大于10 那么计算结果误差将比较大 然而到了这个时候 电路已经 基本上不能正常工作 精确的计算也没什么意义 1.9.1 共模电容和串扰的关系 给出共模电容为CM, 固定的上升时间为Tr 接收电路B的阻抗为RB 可以估计出串扰大 小 它是驱动信号电压VA的一部分 我们先获得电路A 的最大单位时间变化量DV 和驱动信号波形的上升时间Tr 然后得到 dVA dt = DV Tr [1.26] 然后用公式1.27计算从电路A流到电路B的共模电容电流 IM = CM DV Tr [1.27] IM乘以RB得到干扰电压 在除以DV就得到串扰值 串扰 = R B IM DV = RB CM Tr 干扰程度 [1.28] 如果在周围有多个电路干扰源 那么把每个电路的干扰计算出来以后再加起来就可以得到 在这个电路上的总干扰 假设每个干扰是2% 旁边共有5个干扰源 那么TTL电路中的干扰电压可 达500mv 这已经超过TTL的典型噪声容限 会引起严重问题 实例1.3 共模电容的测试 图1.16示意了一个有共模电容耦合的环境 两个1/4W碳膜电阻焊接在0.063英寸厚的环氧树 脂PCB板上 中心距离是0.1英寸 PCB只在焊接面有一个地层 而在元器件一侧是空的 从电阻 R2的一端输入测试信号 在R3的另外一端测试耦合电流 这样就可以把输入和输出分割开了 减 小了直接的串扰反馈 终端匹配电阻R1是1/8W的电阻 焊接在焊接面 末端匹配电阻是一个示波 器匹配 第33页 共346页 tyw藏书 高速数字电路设计 图 1.16 共模电容耦合 图1.17显示了这个试验的测试结果 上面的示波器波形显示了驱动波形 1V/格 和耦合波 形 20mV/格 时基是5ns/格 驱动波形的上升时间是800ps 下面的图形只显示了耦合波形 500ps/格 我们可以利用面积公式1.23来估计共模电容的大小 集成电流是面积/RB 这个值等于阶跃 电压乘以共模电容 共模电容等于 在使用公式1.28我们可以得到对于800ps上升沿的峰值干扰强度 对比一下只用实测波形的计算面积得到的串扰 1.9.2 终端电阻之间的共模电容 如果把例子1.3中的电阻接地会如何 如果把例子1.3中的每个电阻的一端接地 那么这个时候的电容耦合噪音幅值大约会只到原 来的1/6 很直观的我们可以直接把共模电容看做是一个从电阻中心连接出来的一个横跨电容 如 果电阻RA接地 那么电容两端的电压会被分压成一半 如果RB另外一端接地 那么这时候会有 第34页 共346页 tyw藏书 高速数字电路设计 2/3的电流直接流向地 另外的1/3走另外一端通过示波器流向地 一半电压 1/3电流 得到的结果 便是1/6的幅值 对于图1.16我们得到的串扰便是0.025/6=0.004 后面的讨论我们将看到 对于数字电路共模电感的影响比共模电容的影响要大的多 图1.17 两个1/4w电阻的共模电容 1.10共模电感 有两个电流环存在的地方就会有共模电感 一个电路上面的电流会产生磁场 这个磁场会 第二个电路 两个电路间互相干扰的电特性 距离越远 干扰系数就会越小 两个电流环之间的干 扰系数就叫做 共模电感 单位是亨利 或者 伏特 秒/安培 两个电流环之间的电感耦 合 就像是在两个电路之间接了一个变压器 如图1.18 两个电流环就像分别是主次级线圈 共模电感LM注入到电路B的电压Y与电路A的电流变化成正比 公式如下 第35页 共346页 tyw藏书 高速数字电路设计 电路A中的电流变化越大 那么在电路B中耦合的电压也就会越大 这说明在高速数字电路 设计中共模电感的影响是很严重的 公式1.32是一个简化的算式 详细的算式应该和电路A B上的电流差值和负载影响都有关 系 这个简化算式的是基于以下的前提的 与公式1.25的前提相似 1 LM耦合电感中的电压比主电路A中的电压要小的多 这样LM就不要考虑电路A这个负 载了 实际上耦合电压常常也是小于源信号的 2 电路B中的耦合电流比电路A中的信号电流小得多 B中的耦合电流很小 可以忽略 同 时可以认为A和B之间的电流差是IA 3 假设电感的阻抗比电路B对地的阻抗小得多 这样我们噪音电压时就可以直接用噪音电 压加上电路B电压即可 这个假设忽略了电感之间的影响和其它电路对共模电感的影响 图1.18 共模电感集中式电路模型 在数字电路里面 共模电感和共模电容一样 会给电路带来我们不希望的串扰 1 电流环A中的电流会产生磁场 电流越大 在环A周围环绕的磁场就越强 2 在电流环B中我们可以计算出由A过来的磁场大小 穿过B的磁场强度成为 磁通量 它是A/B之间的距离 面积 相对方向和A中电流的一个函数 A中的电流越强 B的磁通量会越 大 3 如果A中的电流发生变化 那么通过B的磁通量也会发生变化 4 根据法拉第守则B中的感应电压会跟通过它的磁通量的变化率成正比 联系起来看 我们就会发现 实际上B中的感应电压跟A中的电流变化率成正比 这个比例 系数就是A/B之间的共模电感值 第36页 共346页 图1.19示意了共模电感的耦合过程 tyw藏书 高速数字电路设计 图1.19 共模电感的耦合过程的4个步骤 由于磁场是一个方向量 环路B翻转会使磁通量的极度性也翻转 感应噪声电压极性也发 生翻转 对于A也是一样 如果通过B的磁通量正好与B 的方向平行 这时候通过B 的磁通量会是 0 在B中也就不存在耦合电压 归纳一下 共模电感的耦合 跟共模电容的耦合不同 它会产生 与驱动信号极性相反的串扰 而且方向敏感性很强 1.10.1共模电感和串扰的关系 给出共模电感LM,固定的上升时间Tr 驱动电路A的阻抗RA 我们将可以估计出串扰大 小 它与驱动电压VA相关 首先推出VA的单位时间变化量 其中DV是驱动波形的阶跃幅度 Tr是上升时间 然后我们假设电路A是阻性的 那么它的电流和电压会成正比 这跟变压器是一样的 这 样我们就可以得到电流变化与电压变化的关系式 第37页 共346页 把公式1.34代入1.32我们可以得到共模感应在电路B上的串扰Y tyw藏书 高速数字电路设计 再除以DV就得到串扰值 干扰程度 如果在周围有多个电路干扰源 例如多条走线共用一条路到地 那么把每个电路的干扰 计算出来以后再加起来就可以得到在这个电路上的总干扰 假设每个干扰是2% 旁边共有5个干扰 源 那么TTL电路中的干扰电压可达500mv 这已经超过TTL的噪声容限 会引起严重问题 实例1.4 共模电感的测试 图1.20示意了对共模电感的简单测试 跟例子1.3一样是两个碳膜电阻中心距离是0.1英寸 他们的右端接地 左边分别接输入输出同轴电缆 RA连接上升时间是800ps的信号源 图 1.20 共模电感测试 电缆与电阻的输入和输出连接都是直角的 这样可以最大限度的使电缆分离 互不干扰 减小了直接的串扰反馈 脉冲源的末端匹配有效 图1.21显示了从电阻RA发射出来的磁场形状 有的磁力线环绕RB 有的没有 从RA出发 环绕RB的磁通量是一个常数 它只与电阻的距离以及物理尺寸有关 磁力线穿过RB实际指的是磁力线环绕RB 这个环从RB右边的地开始 通过电阻RB 到电 阻左边 然后通过探针 走到示波器内部 穿过示波器内部的测试电阻RT 然后出来 沿着地线 回到探针的地线上面 再回到RB 任何穿过这个环的磁力线发生的任何改变都会在这个环上产生 感应电压 如果电阻RB和RT的阻值是一样的 感应电压在它们上面平均分配 那么示波器上只能观察 到实际值的一半 如果RB的直为0 那么示波器上就可以观察到全部感应电压 第38页 共346页 tyw藏书 高速数字电路设计 图1.21 共模电感耦合实例 根据图1.22的结果 我们可以利用面积公式1.23来估计共模电感的大小 假设前提都是一样 的 因为接收到的信号只是原来的一半 所以记得要把所得的结果乘以2 就可以得到实际值 对于更精确的测量 我们需要减去这里面包含的共模电容耦合包含的面积 根据例 子1.3我们知道由于两个电阻都接地的缘故 实际共模电容耦合面积为56/6pVS 因此实际面积为 因此校正后的电感为 我们现在回去看一下我们是否可以估计图1.22中的串扰的峰值 使用公式1.38 不要忘了考 虑RB/RT的分压 我们的结果要除以2 第39页 共346页 加上例子1.3的共模电容的串扰 已经用因子6修正过 tyw藏书 高速数字电路设计 可以对比一下下面基于被测面积计算结果和图1.22中的峰值串扰 1.10.2翻转磁耦合环 我们可以验证一下我们的理论 如果磁耦合环翻转过来 耦合串扰会改变符号 首先 在图1.20中 我们把电阻RB的右边接地改为左边接地 这样感应环就翻过来了 第40页 共346页 tyw藏书 高速数字电路设计 图1.23显示了测试结果 我们得到一个负脉冲 面积为59pVs 这个面积等于1/2电感耦合 面积减去1/6电容耦合的面积 注意 这里因为反过来了 所以是减去 这样我们这里为了校正 正确的电感耦合面积 应该再把电容耦合面积加回去 这样我们得到校正后的耦合电感值 这个值与前面公式1.39的2.6nH很接近 1.10.3电容耦合和电感耦合的比值 当两个电阻都接地的时候 相对电容耦合量是0.004 而电感串扰是0.032 对于50欧姆阻抗 的电路这是一个典型值 如果是高阻抗的电路 在dV/dt更大同时相对地 dI/dt更小的时候 电容耦 合串扰会相对大一些 第41页 共346页 tyw藏书 高速数字电路设计 如果某个门输出的阻抗很小 它直接驱动某个信号 这时候电感耦合串扰的影响会被放 大 这些情况下 总的感性耦合信号能量在远的末端耗尽 而不再是例子1.4我们试验装置中的 1/2分压的关系 本节要点 w 在高速数字电路里面 共模电感导致的问题比共模电容导致的问题大的多 第42页 共346页 第 2章 逻辑门的高速特性 tyw藏书 高速数字电路设计 摘要 在数字设备的设计中 功耗 速度和封装是我们主要考虑的3个问题 每位设计者都希望功 耗最低 速度最快并且封装最小最便宜 但是实际上 这是不可能的 我们经常是从各种型号规格 的逻辑芯片中选择我们需要的 可是这些并不是适合各种场合的各种需要 当一种明显优于原来产品的新的技术产生的时候 用户还是会提出各方面设计的不同需 求 因此所有的逻辑系列产品实际上都是功耗 速度与封装的一种折中产品 当然所有的厂家都在 努力的使自己的产品最好 下面可以看一个叫做金属弹性继电器的比较老的数字技术的发展过程 就可以看到这些不 同的要求的折中是如何实现的 金属弹性继电器是在逻辑设备中电子管产生之前的最好的 也是最 后的 一代产品 2.1 一种古老数字技术的发展史 金属弹性继电器是20世纪40年代产生的 当时用于西方电子的自动电话交换 它的出现代 表早期继电器的一个大的质的飞跃 金属弹性继电器的接触点是一个长的金属片的末端 也利用这 个金属片自己的弹性来工作 由于他的体积小 可以集成多路而且简单 使得他好用 又便宜 很 快替代了传统的有很多部件做成的继电器 金属弹性继电器很快就扫除了其它竞争产品 西方电子 利用金属弹性继电器生产的矩阵交换机产生于1965年 金属弹性继电器技术包含的意义不止是继电器设备 他对整个系统的结构都带来了革命 这些新的继电器被封装在一个长方形的盒子里面 这个盒子就包含了所有的矩阵电联接点 金属弹 性继电器就这样一个一个并排插在一起组成这些矩阵 节省了很大的空间 有了标准的继电器封装 厂家就可以做成很多种产品 根据他背面引脚的样式不同用在不 同的场合 这些比起原来每生产一个设备都要对各个继电器的弹簧 驱动杆等机械结构进行复杂的 调整要方便多了 金属弹性继电器的出现把系统的机械部分和电子部分的设计和制造分开了 他的 这种封装也简化了设计 节省了成本 虽然标准封装节省成本 可是也减少了设计的灵活性 金属弹性继电器的标准封装没有超 过12路多刀多掷 12PDT 因此用户经常不得不把多个组合封装拆开来用 因为每个单元都要消 耗不小的功耗 拆装的效率非常的低 出于成本的考虑 西方电子的工程师没有选择集成了散热器的继电器 而是在整个电路上 面加散热装置 这样一来就限制了每个封装里面继电器的最大功耗 就因为这个限制 再加上标准 封装空间的限制 使得西方电子的每个封装里面最多只能装得下两个驱动线圈 最大密度的金属弹 性继电器只能做到5DPT 金属弹性继电器的工作电压是48V 一般使用的驱动线圈有两种 750欧姆 和 2400欧姆 为什么要两种呢 这是因为750欧姆的线圈吸合快 但是功耗大 而2400欧姆的线圈则相反 功率 的限制间接决定了工作速度和逻辑密度 第43页 共346页 tyw藏书 高速数字电路设计 所有这些限制因素 速度 封装和功耗仍是现在硬件设计的一些难题 在这几个因素上面 我们只能取得一个平衡 综上 得出以下结论 1 逻辑器件的标准封装节省成本 但是减少了灵活性 2 标准封装限制了器件的门数和管脚数 设计人员在开发时不得不把大系统分解为小单 元 可是由于器件间的信号传送会使得速度变慢 因此限制了系统的性能 而且增加了系统的功 耗 3 封装结构和器件的散热设计决定了器件的最大允许功耗 器件的散热特性与半导体在 封装中的位置无关 散热特性越好的器件一般成本会越高 4 单个逻辑门在不断的缩小使得每个封装中的门数越来越多 可是这样一来 功耗也会 增大 器件允许的最大功耗决定了每个封装中的最大门数 5 速度要求和功耗要求是相互限制的 一般速度越快 功耗就会越大 所以器件的允许 功耗成了速度提高的瓶颈 下面将要详细介绍在现代的逻辑系列中速度和功耗间的相互关系 本节要点 w 跟以前的继电器设计一样 功耗和封装对系统的性能影响很大 2.2 功耗 逻辑器件的实际功耗仅仅与数据手册中的工作电流Icc间接相关 厂家提供的器件功耗往往 忽略了器件的速度以及大的负载驱动带来的功耗增加 这些影响有时候会导致Icc大大超过厂家参 数 下面讨论的是高速逻辑的功耗 可以分解为包括4类来讨论 1 输入功率 2 内部功耗 3 驱动电路功耗 4 输出功率 以上每一类功耗又可以再一步分为静态功耗和动态功耗两种 如下图 第44页 共346页 tyw藏书 高速数字电路设计 图2.1 逻辑器件内外功率耗散分类 2.2.1 静态耗散与动态耗散的对比 静态耗散是指使逻辑电路保持一个逻辑状态时候消耗的功率 每个阻性单元的两端电压 V和电流I直接相乘 V*I 得到 所得的结果相加即得到器件功耗 这是没有任何负载时候的器件 功耗 我们在手册中经常提到的一般是这个值 下面的例子中 我们用到的静态功耗一般是指保持逻辑0和保持逻辑1时候的静态功耗的平 均值 如果在实际的情况中某种状态可能出现的几率大一些的话我们可以取加权平均值 或者取最 坏值 2.2.2 驱动容性负载时候的动态功耗 当逻辑状态进行切换的时候 它消耗的功耗会比平时的静态功耗大 如果切换周期一定 计算公式如下 决定动态耗散的两个因素是 负载电容大小和偏置电流变化 第45页 共346页 tyw藏书 高速数字电路设计 图2.2描述了一个容性负载工作的情况 在时间T1的时候 开关A关闭 电容充电至VCC 电容充电的时候 电流流过驱动电阻Rch arg e 有功率消耗 在时间T2的时候 开关B关闭 电容通 过放电电阻Rdisch arg e放电 电流流过驱动电阻Rdisch arg e 也有功率消耗 周期反复时 这两个功耗 和等于 如果以频率F重复 驱动电路上的对电容的充放电过程消耗的能量是 图2.2 驱动容性负载时的动态耗散 实际上 所有功率并没有消耗在电容上面 只是消耗在了充放电的电阻上面 公式2.3说明 了在CMOS以及TTL 电路中动态耗散计算方法 2.2.3 偏置电流变化导致的动态耗散 第46页 共346页 tyw藏书 高速数字电路设计 在图2.1中的TTL高低电平转换是通过控制Q1 Q2状态决定的 这样的电路称作为推挽式电 路 TTL和CMOS都有推挽式电路 图2.1中的二极管D1保证了在Q2 Q3全饱和时嵌位输出为低 Q1将完全截止 防止Q1 Q2同 时导通刹那的大电流产生 一般的逻辑系列都有这样的推挽式电路来保证状态高低状态切换时候的 同时导通 实验证明TTL电路中高低电平切换时 Q1 Q2 会瞬间同时导通 瞬间电源到地导通的电流 消耗能量 在Q1 Q2 中产生热量 在肖特基TTL产生之前 TTL的电平状态由LO到HI时 Q2会有一段时间维持饱和状态 通 过R3拉电流 直到Q1导通之后 基极保留电荷的存在直接导致了交越电流的产生 现在的肖特基 电路消除了Q2的饱和态 因此使得交越电流大大减小 图2.3中的CMOS电路的Q1 Q2 有可能会产生交越电流 主要是看两个晶体管的临界门电压 Vgs 精确的Vgs参数跟厂家的制造工艺有关 因此通过对少数几个CMOS管的测量来得出它的普遍 参数是不合适的 图2.4说明了74HC00门电路作为输入驱动时候的典型DC功耗 对于产生交越电流 的CMOS器件 降低输入的切换速度会因为内部电路反应时间变慢 需要较长的时间来上升到所需 电平的缘故 交越电流存在时间会变长 图2.3 COMS推挽式输出 输入变得很快时 每个周期都有的交越电流会产生一个持续电流 消耗一定的功耗 交越 功耗跟速度是成正比的 与电容负载耗散不同的是 交越电流不会随着输入电压的增大而增大 由图2.4可以看出 74HC00的交越电流只有1mA左右 与它可以产生的最大驱动电流 10-20mA比起来 不算太大 但是对于TTL电路 交越电流就比较大 你可以把一个反相器的INPUT 和OUTPUT 接起 来 这时候就会有很大的交越电流产生 芯片迅速发热 因此TTL器件并不适合做线性器件和小信 第47页 共346页 tyw藏书 高速数字电路设计 号处理器件比如晶体振荡器等 因为它在线性状态的时候会消耗太大电流 发射极耦合逻辑 ECL逻辑)电路就没有这个问题 它在交越的时候不会产生交越电流 因此它是很好的线性器件. 图2.4 74HC00 DC电流消耗与输入电压的关系 2.2.4 输入功耗 输入功耗是由输出器件来驱动的 由它来激活输入电路 表2.1对比了4种系列逻辑器件的静态和动态输入特性 他们分别是 Signetics的72HCT CMOS TI的74AS TTL MOTOROLA 10KH ECL和 GIGABIT LUOGIC 的 10G GaAs 不论那种器件 静态功耗等于驱动电压和输入电流的乘积 它是受驱动逻辑内部的功耗与 驱动逻辑功耗之和 此句的意思如何理解 计算动态电流的时候 我们把输入电容 典型的供电电压抖动和工作频率代入公式2.3 这 可以计算任何同样输入的驱动电路耗散 这些输入耗散的数值相对来说是比较低的 只有在网络需要驱动异常多的负载或者系统设 计中必须考虑极低功耗时 这个值才有意义 第48页 共346页 tyw藏书 高速数字电路设计 2.2.5 内部耗散 内部耗散是指偏置电流和内部逻辑翻转所耗的功率 同样包括静态内部耗散和动态内部耗 散 静态内部耗散是指内有负载驱动并且输入取随机状态时的功耗 取输入的所有状态所耗功 率的平均值 动态内部耗散常数Kactive是在输出悬空 预设输入频率为F时测量得到的 假设测得功耗为 Ptotal 计算公式如下 这个常数告诉了我们工作频率每增加 1Hz时动态功耗的增量 有了这个参数我们可以估计 在各种工作频率FÂ时ñ 的器件总功耗 公式2.5计算了逻辑里面每个周期所消耗的动态耗散总和 但没有考虑带动负载时的功耗 因为输出没有接负载 第49页 共346页 tyw藏书 高速数字电路设计 图2.5 单门内部耗散与工作频率对比 CMOS器件的内部耗散与频率的关系曲线在很大的范围内都是线性的 而且一般值都很 小 TTL的曲线也是一样的 但是由于静态耗散太大的缘故 只有在操作频率很高的时候 线性的 特性看起来才比较明显 由图2.5可以看出TTL逻辑器件的特性 1M以下时比较平滑 10M以上时 功耗随频率增加才比较明显 ECL和GaAs类的器件 翻转的电平范围比TTL和CMOS器件要小的多 因此它的功耗随频 率增加也比较小 在式子2.3中的电压摆幅V是取平方值的 因此ECL 的1V摆幅消耗的功率比 TTL的5V摆幅消耗的功率就会小很多 公式2.6-2.8显示了它们之间的差别会有多大 ECL 的动态功耗和TTL 的动态功耗比值是 ECL和GaAs类器件的动态功耗与他们的静态功耗比值 也比TTL或者CMOS小得多 第50页 共346页 tyw藏书 高速数字电路设计 有些CMOS器件的工作电压范围很宽 这类数据手册称呼此类器件的内部功耗为等价电容 CPD 此时CMOS的内部功耗可由下式计算出来 上面的这个式子把影响内部功耗的两方面因素都考虑进来了 内部容值功耗和交越功耗 尽管交越电流的影响并非与电压的平方成正比 2.2.6 驱动电路功耗 逻辑器件的功率消耗主要部分是在输出驱动部分 驱动电路功耗的大小由输出配置决定 逻辑电平 输出负载 工作频率等 我们这里讨论4种常用的输出电路 A 推挽式驱动 B 射极跟随器 C 集电极开路 D 电流源 考虑到这些输出电路的特性对后面我们讨论传输线的特性非常重要 这里我们将对他们做 仔细的分析 2.2.6.1 推挽式输出电路的静态功耗 当推挽式输出电路完全翻转后 它的静态功耗就等于它的拉电流 或者灌电流 乘以驱动 晶体管上的剩余电压 可以计算得到LO和HI两个值 及它们的平均值 从图2.6中电路中的可以看出理想的TTL驱动器的LO和HI 两种状态的功耗 标准TTL的低 电平是Q2的饱和压降0.3V 肖特基电路稍高一些 约0.4V HI 高电平 时 输出压降 VCC − VHI 是由Q1的基极压降VBE和前向偏置二极管D1 上面压降约为1.4V 共同决定的 由 于Q1的基极电压不会比集电极高 因此它不会饱和 肖特基TTL器件驱动电路的平均静态功耗大 约是 第51页 共346页 tyw藏书 高速数字电路设计 图2.6 TTL推挽式输出电路的静态功耗 CMOS驱动器类似于如图2.7的电路 CMOS手册上面通过计算输出电压除以输出电流 我 们可以得到Ra和Rb两个参数的基本值 例子2.1将做进一步描述 第52页 共346页 tyw藏书 高速数字电路设计 图2.7 CMOS推挽式驱动电路的静态功耗 例子2.1 CMOS驱动器输出电阻的计算 Signetics 的HCT 系列器件的输出驱动电路在4.5V供电的时候的电参数如下 4.5V只是一个 大概值 一般电路的供电值都会比5V略小 低电平的压降是0.15V-0.33V 电流是4mA 因此低电平输出电阻是 第53页 共346页 tyw藏书 高速数字电路设计 高电平相对供电4.5V的压降是0.18V-0.66V 电流是4mA 因此低高电平输出电阻是 随着供电电压的变化 CMOS 的输出电阻也会随着变动 HC 不是HCT 器件的供电范围 是2V-6V 其输出电阻随供电电压的增大而减小 同时期翻转也随着变快因此电压越高 HC逻辑 翻转得越快 CMOS 驱动电路的静态功耗大约是 请注意 在式子里电流项是要取平方的 2.2.6.2 推挽式输出电路的动态功耗 一般我们设计电路时 会仅仅根据所带动器件的输入直流电流来计算一般推挽式驱动电路 的最大扇出驱动门数 这样的一种计算对于CMOS电路来说不是很适合 因为对于CMOS总线 理 论上来说它的驱动负载是可以很多的 但实际上总线负载太大时 会带来两个问题 上升响应时间 变慢 驱动功耗过大 例子2.2将说明随着驱动负载增多时 总线负载比较大时 CMOS驱动电路的上升沿以及功耗 的计算 例子 2.2 CMOS总线的性能 如图2.8所示 我们在一个CPU系统的设计中 20个CPU 的共享并行总线 都挂在存储芯片 上面 CPU通过这些8位总线来访问RAM 总线采用的是10英寸长的50欧的传输线 从图2.8可以看出线路的传输延时比74HCT640的 上升时间要小的多 因此每一跟线都没有加终端匹配 我们当然是希望DC扇出参数下面可以轻易的驱动20个门 假设传输延时是9ns 我们的总 线速率是33Hz 30ns 通过计算每一跟线的负载电容 跟每个三态门的输出电阻进行比较 然后计算出总线的 RC上升时间 最后计算出每个输出内部的功率消耗 可以检查出的设计是否合理 第54页 共346页 tyw藏书 高速数字电路设计 图2.8 存储器共享总线 负载电容 每个门电路在关闭状态的时候 仍然会带有负载电容的 一般厂家手册把这个 I/O负载电容值定为10pF 我们的电路有20个负载 也就相当于200pF的容值 再加上线路容值 2pF/英寸 最后可以得到总负载电容值 74HCT640的输出电阻 Signetics 高速CMOS数据手册 列出的参数如下 V CC =4.5V V OH=3.84V Iout=6.0mA HCT总线驱动 高电平时的输出电阻为 第55页 共346页 tyw藏书 高速数字电路设计 RC上升时间 当输出驱动由低到高时 充电时间大致等于输出电阻乘以输出电容 TRC的值是指输出从低升高到高电平的63 时所需要的时间 要上升到90 则需要两倍多 时间 对于简单的RC电路10 90 上升时间是TRC的2.2倍 令我们非常失望 我们认为延时最大只需要9ns时间就可以 实际上却需要53ns 这样的话 如果我们要跑到33Hz 那么数据信号将来不及达到相应电平 我们只能把频率降到16MHz 每一个驱动器的功耗 Vcc=5.5V 最大供电电压 C=220pF 负载电容 Fclock=16Hz 把时钟频率降低了 Fdata=8MHz 最坏情况数据速率 用公式2.3可以得到每个驱动器的功耗 是时钟频率的一半 每个器件包含8个门电路 因此 功耗乘8 在2.43节我们会知道这个功耗对于一个20PIN的塑封器件来说是很大了 这个总线设计不太 适用 因为他的速度太慢 而功耗太大 他的速率必须降低在16MHz以下使用 2.2.6.3 射极跟随器驱动电路的静态功耗 图2.9显示了一个ECL或者GaAs射极跟随器驱动电路 这种电路不论高低电平都是输出电流 的 10KH和10G系列器件的不论高和低电平都是差不多的 不同的ECL和GaAs射极跟随器系列 在温度特性上只会有一点点不同 这些系列供电电压是 5.2V 高电平时是-0.9V 低电平时是 -1.7V 双射极耦合逻辑一般需要一个下拉电阻下拉到-5.2V或者中间电平-2.0V 两种情况我们都 要做讨论 当被一个戴维南等效电阻R下拉到VT时 静态功耗为 第56页 共346页 tyw藏书 高速数字电路设计 如果ECL的供电电源是-5.2V 下拉电阻也是拉到-5.2V 把值代入上式计算得 Vcc=0 正供电电压 VHI=-0.9 名义逻辑高电平 VLO=-1.7 名义逻辑低电平 VT=-5.2 下拉电平 P静态功耗=4.91/R [2.23] 图2.9 射极跟随器的上升和下降时间 如果同样的电路下拉到的电平是 2.0V的话 代入公式2.22得 Vcc=0 正供电电压 第57页 共346页 VHI=-0.9 名义逻辑高电平 VLO=-1.7 名义逻辑低电平 VT=-2.0 下拉电平 P静态功耗=0.75/R tyw藏书 高速数字电路设计 [2.24] 由上述式子可以看出来 对于同样的R 下拉到-2.0V消耗的功耗小些 这是因为对于 -2.0V 下拉电阻的电流要小些 电流小自然功耗就小 相应的 高电平到低电平翻转的速度也变 慢 对于射极跟随器 上升时间是跟下拉电流无关的 如图2.9 10KH ECL 逻辑 Q1 发射极的等 价电阻Re大约是7欧 给负载电容C充电时输出电流远大于下拉电流 因此充电时间参数为 Trc的值是指输出从低升高到高电平的63 时所需要的时间 要上升到90 则需要两倍多时 间 对于简单的RC回路10 90 上升时间有一个算式 公式2.26的时间参数通常比Q1的开启时间小 因此我们的输出上升时间一般取值Q1的开启 时间 在下降沿 晶体管Q1关断 发射极没有电流通过 只有下拉电流对负载电容放电 这就是 功耗和上升时间与电路的关系 下降时间直接取决于C 功耗直接取决于放电电流 不管我们接的 下拉是-2.0V还是-5.2V 我们都要大电流使电容快速放电 图2.9示意了放电波形 在D时刻 Q1关断 输出以放电参数RPDC朝Vt电压逼近 在E时 刻 输出降至VLO Q1重新导通 阻止了继续放电 于是输出就保持在VLO 如果Q1完全关断的话 10-90%下降时间为 根据公式2.27 如果时间常数比Q1的关断时间小 那么下降时间大约等于Q1的关断时间 当ECL 的供电电压是-5.20V 下拉电阻Rpd下拉到-5.20V 公式2.27代入数值得到 Vhi=-0.9 名义逻辑高电平 Vlo=-1.7 名义逻辑低电平 第58页 共346页 Vt=-5.20 下拉电平 K=0.186 常数K ln 1-0.1K / 1-0.9K =0.164 tyw藏书 高速数字电路设计 T10-90=0.164*Rpd*C [2.29] 当电路由下拉电阻Rpd下拉到-2.0V 公式2.27代入数值得到 Vhi=-0.9 名义逻辑高电平 Vlo=-1.7 名义逻辑低电平 Vt=-2.0 下拉电平 K=0.727 常数K ln 1-0.1K / 1-0.9K =0.987 T10-90=0.987*Rpd*C [2.30] 要获得同样的时间参数 就要是下拉电阻减小 减小了下拉电阻以后 电流也上去了 所 以实际上在功耗和速度上面对-2.0V 和-5.20V来说没什么差别 只是电阻值取得不同罢了 -5.20V下拉的优点在于不需要不同的供电 -2.0V下拉的优点在于它可以作为传输线路终端 匹配 使电路工作更可靠 ECL逻辑的-2.0下拉的值一般取50欧姆到100欧姆 基本上在传输线的 实际阻抗范围内 -5.20V的下拉值一般取330欧姆到680欧姆 基本上是6倍 这么大的阻值与传输 线的实际阻抗不匹配 不论什么下拉方法 都是电阻越小 速度越快 但是功耗越大 反之 则速度变慢 功耗 便小 2.2.6.4 分立匹配下拉 ECL电路有时候采用一种匹配方式叫做 分立匹配下拉 如图2.10所示 在实际电路中按 照实际阻抗和电压需要来计算分立匹配下拉电阻阻值的公式如下 第59页 共346页 tyw藏书 高速数字电路设计 图2.10 分立匹配下拉等价电路 2.2.6.5 射极跟随器输出的动态功耗 在ECL系统设计中它的影响非常小 用于下拉电阻的功耗 它要保证对所有负载电容都能 快速放电 比用于给容性负载充电的动态功耗要大的多 对于集电极开环输出电路和电流源输出电路也是一样的 容性虽然有利于改善驱动电路功 耗 但也带来了下降时间的问题 2.2.6.6 TTL或者CMOS集电极开环输出的功耗 在TTL或者CMOS集电极开环输出的功耗的计算中有一个类似 公式2.22的算式 当用一个 戴维南等效电阻R 上拉到VT时 第60页 共346页 tyw藏书 高速数字电路设计 BTL系列的发送器采用的上拉电阻是接到+2.0V电压的 采用的逻辑电平是+2.0V和 +1.0V 如图2.11 在BTL的输出管脚之前中串进了一个肖特基二极管D1 它可以在Q1关断时相当 于一个6.5pF的小电容 BTL技术最大的优点就是低输出容抗 图2.11 BTL驱动电路 推挽式输出电路输出为三态时 一般都有一个基极到发射极的连接到驱动线路上 这样的 连接由于要驱动的电流比较大的缘故 带来的极间电容也会比普通的输入电容大很多 而BTL驱动 电路关断状态时的电容值电容就很小 2.2.6.7 电流源驱动电路功耗 电流源输出驱动一般用在专用的总线上面 它的优点是线性非常好 当驱动长总线的时 候 它的输出电流自然的会增大(their current outputs naturally superimpose on each other) 一般对于 电压源输出表现出来的就是非线性特性 由于这些电路是A级的线性放大器 内部的晶体管并不是工作在饱和状态 因此这样的输 出电路消耗的功率比较大 集电极开环驱动电路或者在小压降时就会被拉很多电流 或者是大压降而没有电流 这两 种状态消耗的功率都很小 相反 电流源驱动电路两种状态下都有可能在大电流的时候拉很大的电 流 除了大功耗的缺点以外 电流源输出驱动电路在长总线驱动时还是很有优势的 例2.3说明了使用电流源驱动电路的一大主要优点 例2.3 电流源驱动器的使用 第61页 共346页 tyw藏书 高速数字电路设计 如图2.12所示 有的系统使用电流源驱动器来驱动单向总线 时钟驱动器在时间t1 t4和 t8区分了连续时钟不同周期的起点 时钟信号与数据一起从左到右传到总线上面 每一个总线驱动 器 alpha beta或者gamma在特定的时刻 就应该往数据线上面插入数据 总线传输的时序与传输 器上面时钟到达时序是一致的 这样的安排保证了每一根数据在时钟周期内按正确的帧到达总线右 边终点 不管在每一跟线上面的传输物理过程如何 在总线右边终点有且只有一个接收器 在时钟 信号到来的时候它同步地把数据锁住 图2.12 电流源驱动器在长单向总线上的电流 图2.12示意了两个数据元 第一个由beta传送 第二个由alpha传送 beta在t2开始传送 一 个周期后在t6结束 这个时间响应是在时钟信号A和B到达位置beta的瞬间 alpha在时刻t5开始传 送 此时时钟信号到达这里 一个周期后结束 第62页 共346页 tyw藏书 高速数字电路设计 每一个设备发送信号的时候 它在总线上面既往左传 又会往右传 在数据线的右边末端 两个信号会正好在指定的位置正确组帧 理论上我们在这个总线上的传播速率是没有限制的 因为我们这里不存在等待时钟传到下 一个器件的时间 我们的时钟可以增加到任意的频率 只受我们相关器件操作速度的影响 而不是 物理的传输时间或者总线的长度 这个总线可以同时向右边的接收器传输多路数据 我们这个单向总线的缺点是 我们需要的只是信号往右边传输 但是信号同时还会往左边 传输 我们可以看一下当beta在t2时刻传送的情形 它在传到右边 接收器方向 的同时 也向 alpha传输 在时刻t5 alpha正要开始传输的时候 beta的数据正好从右边传过来把它覆盖了 如果发送器alpha是一个推挽式驱动 而且数据A和数据B是一致的 那么 在数据B传过去 的时间内不会有电流从alpha流向数据线 因为电平是一样的 所以电流不会有 当数据B传输过去 了以后 alpha上才会有电流出来保持总线在所需要的状态 在接收端 由于只有到了指定的时隙 的时候从alpha输出才会有效 之前接收的数据B就被忽略掉了 同样 如果数据位是极性反 alpha就要两次才能把数据发送出去 在数据B 的前面结尾部 分 就像我们在D看到的输入一样 是一个比正常要宽的脉冲(will show a larger-than normal pulse) 解决这个问题的办法是使用一个在任何线路状态时它的信号都是高阻线性驱动的电路 这 就是电流源驱动电路 一般可能是一个集电极开路电路 或者是漏极开路的调节电路(regulator circuit) 这样的电路在数据线上面的电流是一定的 数据线就像一个阻性负载 会有一个压降 两 种逻辑状态一种就是0电流 无效的器件转换到这种状态 每一个驱动器可以处理线路不同位置上面挂的不同的驱动器传出来的几个同步数据 数目 与线长有关 前提是驱动器必须在一个较宽的电压范围内提供线性电流 多个驱动器在大范围的电 压内的电流之和耗掉了很大的功耗 2.2.7 输出功耗 终端电阻 下拉电阻或者是其他偏置电阻的消耗功率增大了电源和冷却系统的功耗 在节2.2.3中描述了一个驱动外部负载的输出电路的功率消耗 本节计算了在负载本身中的 功耗 首先 请明白一点 理想的电容是不会消耗功率的 只是消耗在了充放电的电路上面 连接于数据线和VT之间的电阻R 在HI状态时其功耗是 同样连接的电阻R 在LO状态时其功耗是 为了应付长高或者长低情况时的最大功耗 偏置电阻通常要选型 在偏置电阻上面的功耗 通常高于驱动电路的功耗 所以我们平时更应该多考虑是否可能烧掉电阻 为不是晶体管 第63页 共346页 本节要点 w 在器件功耗计算时不要忘记加上动态功耗和驱动大负载的功耗 tyw藏书 高速数字电路设计 2.3 速度 理想的数字逻辑设计的主要方面是逻辑门的传输延时 事实上高速设计中的实际问题只与 一个细小的参数有关系 最小的输出翻转时间 图2.13显示了他们的区别 快的翻转速度一般会导致电流增大 串音和振铃 这些都跟线路延时没有关系 因为器件 的封装 单板输出和连接器必须适应快速的倒换时间 逻辑很小的反转时间远快于传输延时 在系 统设计中会带来不好的后果 逻辑时序却只受传输延时的影响 如果有两种最大的传输延时参数的 器件 输出翻转时间比较慢的一种会更便宜 更好用一些 图2.13 输出延时与输出反转时间的对比 许多种类的逻辑都有不同的 速度 功耗组合 TTL系列有LS 低电压肖特基 和S 常规 肖特基 两种 所有的CMOS系列的 功耗 速度 关系曲线是相关性非常大的 也就是说CMOS的 时钟速度与它的功耗的关系是非常大的 ECL 系列器件包括MECL III 速度是MECL 10KH的两 倍 可是功耗却是它的两倍多 厂家一直非常强调速度和功耗的折中 因为在数据手册中一下就看到了 一般不提的参数 是最小的翻转时间 这个参数很难控制 除非厂家在电路中设计特殊电路来降低输出的速度 限制翻转速度的电路实际上也加进了几种逻辑系列 自从1971年开始出现了MECL 10K系 列以后ECL系列就开始用边缘缓速电路了 1990年推出的FCT系列是第一种使用缓速机制的 CMOS器件 从那时候起 其它的厂家也开始有了这种想法 过快的翻转速度带来的种种问题源于两方面 一个是电压的突变 一个是电流的突变 第64页 共346页 tyw藏书 高速数字电路设计 2.3.1 电压突变的影响 dV/dT 参考公式1.1可以知道 数字信号大部分与频率相关的内容都处于拐点频率Fknee以下 拐点 频率Fknee与脉冲的上升时间Tr有关系 但是与线路延时 时钟速度 翻转频率没有关系 传输线路 包括器件内部走线 PCB走线和连接器等至少要在拐点频率Fknee以下有扁平 flat)的响应频率 使其能按上升时间为Tr这个速度传送数据 否则如果传输线路的频率响应在 Fknee以下不是扁平的话 在远端接收到的信号就会不好 过低或者过冲过大或者振铃 上升时间过快 dV/dT 过大 的最大问题在于使Fknee的值增大 从而导致传输线路传输的 问题很难处理 线路上面的dV/dT会影响旁边的电路信号 这是通过线路之间的电容串扰进来的 两个器 件放在一起的时候他们之间就会有电容存在 在节1.10.3里面我们有提到过 线间电容带来的串扰 比线间电感带来的串扰要小得多 我们可以得出电路最大dV/dT 它的10 90 上升时间 和电压摆幅三者之间的关系 2.3.2 电流突变dI/dt的影响 突然的电流变化会影响附近电路的工作 这是通过电路之间的互感产生的 见1.10节 两个电路挨得很紧的话 就会互相感应 为了计算耦合电感的数值 我们必须消除电流源的电流变 化 因为电路中大的电流变化会对电路的耦合电感产生很大的影响 这就是dI/dT 过大的最大的坏 处 我们通常使用的测量工具是示波器 它能测到的是电压值而不是电流值 因此我们需要有 一种方法从电压上升时间读值得出电流变化率 图2.14表示了一般的情况 上升电压波形V(t)产生 的流过负载电阻和负载电容的电流大小为 我们通过输入不同的电压波形以便得到不同的电流变化 我们得到 第65页 共346页 tyw藏书 高速数字电路设计 图2.14 最大电流变化率与电压上升时间的关系 电流变化的最大值对于确定耦合电感的峰值是非常有用的 分别对于阻性负载和容性负 载 对应关系如下 第66页 共346页 tyw藏书 高速数字电路设计 当负载既有电容器件又有电阻器件时 只要把上述公式2.41和2.42的最大值相加就可以了 得到的和值虽然可能过高估计峰值 但是跟我们的需要值是非常相近的 图2.14显示了在V(t)的第 一次和第二次变化时并不是完全对应的(do not quite line up) 因此对于电阻和电容的电流变化的峰 值发生的时刻稍微有所不同 我们得到的和值确实不太精确 但是他还是非常接近而且容易记忆 公式2.42同时也告诉我们为什么互感会产生这么大的问题 互感的驱动系数电流的变化率 与10-90%上升时间的平方成正比 我们要把上升时间减小一半 就需要把流过容性负载的 dI/dT 减小为 1/4 我们举两个例子对比一下TTL 和 ECL 电路里面的电流变化的影响 我们将会知道ECL电 路在高速翻转时需要的瞬态电流比TTL电路要小 ECL电路快 而且噪声也会小一些 例子 2.4 TTL输出电流的变化率 假设TTL门的负载电容是50pF 设DV = 3.7V, CL = 50pF, Tr = 2ns 例子 2.4 ECL输出电流的变化率 假设TTL门的负载电阻是50欧姆 DV = 1.0V, RL = 50W, Tr = 0.7ns 2.3.3 底线 电压裕值(Bottom Line---Voltage Margins) 电压裕值(voltage margin)是指可靠的逻辑输出与最差的逻辑接收电平值之间的差 逻辑器 件的操作在接收电平上面有一个电压裕值 有点类似于光系统的光能量需要一个裕值 机械设备需 要可靠运行同样需要一个机械运转范围裕值 图2.15示意了MOTOROLA 10KH ECL 逻辑的电平裕值在25摄氏度时的设置 这些门电路 有效 0 和 1 输入保证电平值Vil和Vih相对来说都是随温度有所变化的 低于Vil电平的输入 就可以保证逻辑接收为 0 反之 高于Vih的输入可以保证逻辑接收为 1 在这里之间的电 平值根据电路附近干扰的不同可能为 0 也可能为 1 也可能为不定态 第67页 共346页 tyw藏书 高速数字电路设计 Vil min 意味着 对于所有的器件这是保证输入为低的输入Vil电平最小值 大部分的门电 路在输入电平高于Vil min时依然翻转为低 这些门电路的翻转电压裕值较宽 厂家一般给出的是 Vil min 因为他们并不能确定每个器件的输入低的电平门坎值为多少 对于 Vih max 数值的说明 正好与这相反 图2.15 MOTOROLA 10KH ECL 逻辑的电平裕值 相对应的 10KH 系列的输出电平保证输出为 0 和 1 的范围在图中被分别表示为 Vol(最大和最小)和Voh(最大和最小) 为 0 时 输出电平在Vol min 和Vol max之间 为 1 时 输出电平在Voh min 和Voh max之间 输出有效电平和不确定电平之间是没有交叉的 也就是说正常输出的电平 不管是 0 1 都是能够被正常接受的 实际上对于一个特定的门电路它的输出是受到周围温度 供电和加工过程的影响的 数据 手册一般只提 0 1 输出值可能会分别超出Vol 和 Voh 典型的输出电平标示见图2.15 电压裕值是指Voh和Vih之间或者Vol和Vil之间的差值 取最小的一个 逻辑的输出经常超出最坏的参数 因此逻辑输入一般都可以比较精确的分辨最坏情况下的 输入门坎值 一个典型的10KH 反相器翻转功能如图2.15 你可以看到 电路显示了一个翻转范围 内的-4的增益 数值上超过了外面需要的翻转区域的输出参数 但是一个器件可以这样并不是说每 第68页 共346页 tyw藏书 高速数字电路设计 一个器件都可以如此 另外一个器件可能它的范围参数又是另外的一个 一般军用产品每个器件都 要检测 以保证所有器件都在要求的范围内 但是民用产品只是抽检以保证做的最好 为什么我们需要这个电平裕值呢 这是因为它能够补偿真实系统中传输和接收中的不良状 态 没有裕值的系统是不能够正常工作的 比如以下的情况发生时 1 DC供电电流 流过地时 由于地线存在电阻 因此每个器件的地电平其实是不一致 的 因此一个器件相对自己地的电平值在到达另外一个器件时 其参考值会发生移动 2 高频电流流过地线时 由于电感的存在 因此每个器件的地电平其实是不一致的 因此 一个器件相对自己地的电平值在到达另外一个器件时 其参考值会发生移动 和电阻影响一样 这 是一种形式的互感串扰 3 相邻近的信号线之间由于互感的存在 会互相影响对方的信号 这叫互感串扰 他会是 正常的信号叠加一些东西进去 4 长传输线的反射 振铃会使得信号变形 使输出的信号和接收端信号差得很远 电平裕 值可以在一定程度上面容忍这种变形 5 不同的器件可能对温度的敏感度是不一样的 温度的影响会使器件的翻转参考电平有一 定的波动 上述的 1 时要考虑的多一些 5 两点是任何系统都要考虑的问题 而 2 3 4 一般在高速系统 三种高速的影响会由于传输信号大小不同而有所变化 返回电流越大导致地线的影响越 大 信号电平越高 或者电流越大 会导致串扰越大 传输信号线越长会导致振铃和反射越强 所 以说在高速信号传输里面 解决这些问题的最好方法就是上面说的输出电平与输入电平之间的 电 平裕值 百分比是很容易算出来的 而且比起直接电平绝对值来说 更容易在不同的器件里借 用 噪声容限百分比(noise margin percentage)是下面两者较小的一个 10KH ECL 逻辑器件的 噪声容限百分比 为 17.8% 74AS TTL 逻辑器件为 9.1% 这说 明了ECL 电路比TTL电路更可靠 虽然ECL 的电平裕值绝对值比TTL电平小 可是ECL中裕值占 电压摆幅 的百分比要大一些 当然 10KH ECL 系统的翻转速度是74AS的速度快2 3倍 快速就会导致电流返回问题 串扰问题 和振铃问题 虽然说这些问题的处理比74AS TTL 电路会难一些 也不至于难上2 3 倍 本节要点 w 如果有两种逻辑 他们的最大静态传输延时是一样的 那么输出翻转时间慢的器件会更便 宜 也易用一些 第69页 共346页 tyw藏书 高速数字电路设计 w 给出负载和电压上升时间我们可以算出输出电路的 di/dt w 如果上升时间要减小一半 那么我们流进负载电容的di/dt将减小为1/4 w 系统设计的电平裕值决定于系统的供电情况 地线电平浮动 线路串扰 振铃以及系统的 热参数 2.4 封装 之所以会有各种不同的封装 是因为各种电路各自的需求不一样 现在各种封装电路的数 量已经很多 而且还在不断的增加 几乎所有的封装 当用于高速电路的时候 都存在一些问题包括引脚电感 引脚电容和散 热问题等 2.4.1 引脚电感 在器件封装的不同管脚之间的电感会诱发一个问题叫做 地反射 这种现象在逻辑输出发 生翻转的时候会导致逻辑输入的毛刺 本节将讨论一般产生毛刺的大小以及他带来的影响 2.4.1.1 不期望的地线电压 为什么会发生 地反射 图2.16 示意了一种理想的逻辑封装(die) 导线绑定了一个4PIN的直插封装 包括一个发送 电路和一个接收电路 示出的发送电路是一个推挽式电路 虽然任何电路在高速时都会有同样的问 题 假设输出驱动的开关B刚关闭 电容C向地放电 电容C两端的电压会降低 他存储的电荷 会流向地 就会导致电线的大电流 如图的Idisch arg e 第70页 共346页 tyw藏书 高速数字电路设计 图2.16 器件封装的引脚电感 由于放电电流建立了以后 又会通过电线引脚的电感反向流动 电流值在变小 因此会在 系统地和器件内部地之间产生一个压降V GND,电压值为 由于输出翻转导致的内部参考地电平波动的现象叫做 地弹(ground bounce) 一般地弹VGND相对于整个输出电平来说是一个比较小的值 并不会对传输信号明显地产生 影响 但是它主要影响接收 假设我们的接收是一个同样的电路 接收器使用的参考地是一个不同的电平 在图2.16中 就是输入信号Vin上面的增加 和内部地上面的减 由于内部地带了V GND的噪声信 号 在接收电路上面看到的实际电平为 因为输入电器只对它的正向输入和反向输入的差值作出响应 它不可能知道噪声脉冲 V GND 是否已经加到反向输入端或者在正向输入端被减掉 起来象直接叠加在输入信号上的噪声 也就是说 对于输入电路来说 V GND脉冲看 第71页 共346页 如果一个芯片N个输出同时连到N个对应的容性负载 也会增大N倍 tyw藏书 高速数字电路设计 那么这个电流就会增大N倍 VGND 地弹电压值跟通过地脚的电流变化率成正比 如果驱动的负载是容性的 我们希望电流的 变化跟电压的二次微分一样 按照图2.14的分析 电压的二次 微分是一个双峰波形 首先是一个 上升波形 接着一个下降波形 2.4.1.2 地弹怎样影响你的电路 图2.17示意了一个地弹的例子 一个8门的D触发器 有一个输入时钟驱动32个存储芯片 每个的容性负载为5pF 因此每条线的负载电容是160pF 假设数据输入到D 建立时间足够 有3nS 但是保持时间比较小 只有1nS 假设输入信 号是符合我们的TTL触发器的需求的 在时钟沿A 触发器锁住数据FF 在时钟边沿B 触发器锁住数据00 在两个地方 触发器 的延时3nS稍微比数据需要的保持时间长一点点 在点C 数据变为任意的XX 点C在时钟沿B后1nS 在这一点触发器已经锁住了数据00 但是输出数据还没有从FF翻转到00 倒数第二个曲线示意的是VGND 在点A之后 当Q输出为正时 负载电容从Vcc充电 因此 在VGND上面的影响很小 在点D 所有输出由高变为低 在Vgnd上面会出现一个比较大的噪声 这个噪声会导致系统出错 称为 双时钟 双时钟的产生是由于时钟电路里面的输入变化导致的 在触发器内部 时钟输入引脚测量 芯片输入引脚与地之间的电平 图2.17的最后一根曲线示意了它的变化 它在沿B时的时钟是很好 的 没有噪声 但是后面紧跟的是一个毛刺 这个毛刺是由于地线上面的信号电流导致的 在这个 毛刺脉冲上 触发器会被重新触发 如果在时钟D处 数据输入已经被改变了 那么触发器的输出将被修改为XX 也就是说在 D处 触发器的输出会由正确数据突然变为错误状态 但是对于时钟的外部观察是看不出来有任何问题的 只是逻辑封装内部出了问题 第72页 共346页 tyw藏书 高速数字电路设计 图2.17 地弹实例 双时钟的产生一般是在DIP封装的触发器快速驱动的负载很大的时候 对于FCT锁存器 DIP封装也会有同样的问题 对于表贴的封装 由于引脚比较短的缘故 发生这种问题的可能比较 小 以后的触发器器件速度会越来越快 我们将会不断的改变器件的封装以避免这种问题的产生 给输出驱动和参考输入提供不同的电源/地引脚也可以很好的解决地弹问题 因为如果地线 的电流很小 就不会产生地弹 大部分的ECL 器件和许多的门阵列 使用分离的电源引脚 就是 这个道理 第73页 共346页 tyw藏书 高速数字电路设计 对于边沿敏感的电路比如复位 中断等信号线也很容易受到地弹的影响 2.4.1.3 地弹的大小 我们看一个实例就可以知道地弹的数量级可以到多少了 例子2.6 地反射的测量 本次试验里我们采用一个74HC174 4门的触发器 其中三个在不断地翻转 第4个保持为恒 定的低电平 有效的三个门输出驱动的负载是20pF 本实验可以显示出在有负载和有重负载的时 候地反射的强度 因为第4个门出于不变的状态的缘故 我们可以有一个窗口测出内部地的电平 由图2.18可以看出 在时钟和异步复位信号不断地翻转输出信号的时候 我们接上负载 得到图2.19的波形 当Q为高时 VGND有一个小的毛刺 Q输出低时 大的毛刺就出现了 大概有 150mv左右 虽然这个毛刺不算太大 但是我们要考虑以下几个方面状况 1 对于HCT 的电平裕值范围只有470mv 2 如果有8个门电路一起翻转 那么它的幅值会增大8/3倍 3 如果存在了地弹 那么在其它的干扰产生的时候 电路就会变得异常敏感 同样的测试 我们可以得到一个400mv的地弹毛刺 图2.18 地弹测量 第74页 共346页 tyw藏书 高速数字电路设计 图2.19 74HC174三个门翻转负载电容为20pF时的地反射 2.4.1.4 地弹大小的估计 为了对地弹数值进行有效的估计 我们需要知道4个方面的数据 10 90 的逻辑翻转时 间 负载电容/负载电阻 引脚电感 翻转电压 对于电阻R 我们用公式2.41可以计算电流变化率 用公式1.17电感定义可以计算地弹幅 值 对于电容C 我们用公式2.42可以计算电流变化率 用公式1.17电感定义可以计算地弹幅 值 式子中的DV和 T10−90与器件系列有关 以下是一些典型值 地引线电感受封装类型的影响很大 大的封装引线电感也大 有内部地平面的器件电感比 较小 但是不能消除地弹 宽的 低感值的内部地平面结构有引线连接外部地和内部地 第75页 共346页 tyw藏书 高速数字电路设计 能够很好的减小地线电感的技术有三种 WIRE BOND TAB(TAPE AUTOMATED BONDING)和FLIP-CHIP 这三种技术都能缩短芯片与外部PCB的地连线 如图.2.20 WIRE BOND技术就是采用一个未开启的模放在PCB上面 然后把焊盘和PCB 细线绑定焊 接起来 随后再滴上树脂或者用器件塑封把整个芯片连同PCB密封好 TAB 方式就是用大转接板代替引线绑定的方法 用来使器件与PCB内部连接的引线首先印 制在一个基片上 这个基片可能会有几层 包括地层可以控制阻抗 它上面还有焊盘 芯片通过回 流焊与基片焊在一起 然后芯片正面就加上了基片 然后再把这个基片与印制板回流焊在一起 随 后再滴上树脂或者用器件塑封把整个芯片连同PCB密封好 图2.20 芯片绑定的方法 第76页 共346页 tyw藏书 高速数字电路设计 TABA 方式绑定 是一种块操作技术 快速 它的优点是能够提供一个连续的地 并且可 以为芯片内核与PCB 提供一个机械支撑 它的引线间距可以到0.08mm(300引脚/英寸) 它的缺点是 不同的芯片内核需要不同的绕线电路 如果芯片变化或者PCB 变化那么这个绕线电路几片也要随 着变化 FLIP-CHIP技术首先在芯片内核上面加上焊接球 然后正面朝下 通过回流焊焊接在 PCB基板上面 通常它需要一个镶嵌材料一方面用来封装硅芯片器件 另外一方面用来散热 在电器连接上 FLIP-CHIP 方式是最为理想的方式 因为它的绑定引线是最短的 所有与 封装有关的问题它是最少的 但是在机械结构和散热方面它较差 在它的芯片内核和PCB 板间没 有机械弹性容限 只是用于连接的焊锡球有限的一点弹性 这就要求芯片内核与PCB 的热膨胀系 数必须非常一致 在散热方面也很有问题 因为它的芯片内核与它的基板是分立的 我们的其它两种方式 WIRE-BOND 和TAB 都是芯片内核的背面粘在基板上面 所以他们的散热会非常好 下表罗列了不同封装的引脚电感数值 2.4.1.5 减小地反射的方法 降低输出翻转时间是一个好办法 10K CMOS FCT 和一些新的总线驱动器件采用内嵌 的电路设计 在对传输延时影响最小的前提下降低翻转速度 有的厂家还采用了围绕器件分布很多地线的方法 如果地线在封装内分布均匀 这是一个 很好的方法 一根线变成两根 自然使电感减小了一半 但是还是增加了两根线之间的影响 把地 线分布放开的方法比把地线连在一块的方法好得多 采用分离的专门参考地的方法也很好 分立的参考地由于电流很小 因此他不会有地反 射 分离地的芯片要注意使每个地线能够有直接到地平面的最短路径 如果把他们两根连起来走 线 则效果全无 使输入各异的方法也是一个好方法 2.4.2 引脚电容 逻辑引脚间的分布电容会使噪声耦合到敏感的输入引脚 图2.21示意了两个引脚间的分布 电容Cm的情况 第77页 共346页 tyw藏书 高速数字电路设计 图2.21 逻辑器件引脚间的分布电容 我们可以用公式1.30来计算电路1在电路2上引起 的百分比串扰(percentage crosstalk) 在这个例子里线路串扰是0.03(3%) 输入的电阻越高 上升时间越短 则串扰就会越严重 图2.22显示了一个高输入电阻的问题 ASIC 产生一个时钟and debounce a switch input 在 没有C1和C2 的时候 R1和R2很大 我们认为存在电容串扰问题 用公式2.50我们得到的串扰因子 是8 这意味着 引脚1上面的时钟直接会出现在引脚2上 加上电容C1和C2以后 降低了接收电路的高频阻抗 消除了串音 效果非常明显 串扰因 子百分比等于电容比值 如果C1取值0.01uF,则串扰因子降低到了0.0004 这个值已经很小了 时间参数R1C1的值是 0.1mS 不会有多大影响 第78页 共346页 tyw藏书 高速数字电路设计 图2.22 设置分部电容消除串音 表2.4列出了不同封装相邻管脚间的分布电容的数值 2.4.3 热传导 VJC 和VCA 在这里我们做一个实验 把一个14DIP封装的器件剖开 把其中的硅晶片挖掉 放进一个 1欧姆的电阻和一个温度传感器 然后再把封装重新装好 在芯片的7脚和14脚接上电源 这样可以 控制电阻消耗的功率 同时把1 2脚的温度传感器接到设备上 把这样的装置放进一个室温为30摄 氏度的温控箱 然后慢慢调节器件的功耗 我们可以测出随着功率消耗对应的器件温升的一组对比数值 根据这组数值我们得到一条曲线如图2.23 第79页 共346页 tyw藏书 高速数字电路设计 图2.23 14DIP塑料封装器件内部温度与功耗对比曲线 图2.24 14DIP塑料封装器件内部温度与功耗对比曲线 随环境温度的变化时候的曲线 由图中可以看出来 这就是一条直线 我们在调节环境温度分别去30 70 110等几组不同 的值 作同样的试验 得到如图2.24的曲线 可以看出 只是曲线的起点不同而已 仍然是几组平 行的直线 由此可以得出温度随着器件功耗变化的公式 第80页 共346页 tyw藏书 高速数字电路设计 其中 Tjunction 结温 Tambient 环境温度 VJA 温阻 封装晶片与外部环境的温阻常数 VJA 温阻 是封装晶片与外部环境的温度传导的常数 他取决于 封装绑定的方式 材 料 大小以及其它与温度传导有关的方面 比如散热设置 管脚设置等 厂家一般把VJA 分解为两部分 一部分是从晶片到器件的常数VJC 和器件到环境的常数 VCA 通常VJC 我们是没有办法控制的 而VCA 我们却可以通过散热装置来改善 VJA = VJC + VCA [2.53] 通常我们要估计一个设计中器件的结温 则要知道厂家提供的VJC 和散热器厂家提供的 VCA 以及知道器件的功耗 然后就可以估计芯片结温了 2.4.3.1 温阻 VJC JUNCTION TO CASE 晶片到封装 下表列出了一些不同封装的典型VJC 数值 从中可以看出 封装越大 它的温阻就越小 一般理解是这样的 封装越大 晶片与封装 的接触面积就会越大 因而使得温阻变小 这里我们要区分一点 封装变大的时候 晶片也变大 如果同样的封装 则晶片越小 温阻就越大 工程师现在更感兴趣的是晶片本身的温阻 绑定方式 寻找芯片内部优良的热传导材料 陶瓷比塑料好 以及寻找更好的封装形式 平的 窄的好过厚的方的 等 2.4.3.2 温阻 VCA 封装与环境间的温阻 下表列出了一些不同封装的典型VCA 封装与环境间的温阻数值 第81页 共346页 tyw藏书 高速数字电路设计 实际上 器件周围的风速对这一参数的影响非常大 因此在表中还列出了风速数值 图2.25示意了MOTOROLA 72脚BGA 封装的一个器件在不同风速和不同的散热条件下的 VCA 外部温阻对比 在图中固定的内部温阻VJC 为4 /W 可以看出 风速越大 VCA 就会越 小 图2.25 MOTOROLA 72脚BGA 封装在不同风速和不同的散热条件下VCA 的外部温阻对比 图2.26示意了三个不同厂家的散热器在静态风速以及风速为1000英尺/分钟的时候的器件外 部温阻VCA 的数值 由图中可以看出 风速的影响还是比不过散热器对器件温阻的影响那么显 著 第82页 共346页 tyw藏书 高速数字电路设计 图中直线的斜率是 2/3 说明散热器的效率提高了原来值的2/3次幂(this means that the heat sink efficiency goes up as the 2/3 power of volume,which is the same as the square of linear size) 也就 是说 散热器的三维尺寸增大40 可以使外部温阻降低一半 2.4.3.3 400英尺/分钟的风速有多大 很多散热器厂家都在散热器的参数上面要求风速是400英尺/分钟 或者更高 以保证散热 器达到正常的性能 那么400英尺/分钟究竟是多大 事实上 这已经是一个很大的值 一般的设计 很难达到 我们可以转换一下 400英尺/分钟也就是4.5英里/小时 只是微风而已 可是在我们的设备 中却是很难达到 需要一个很大的风扇 因为我们的设备空间非常有限 风扇吹出来的风 速度又 减小的很快 因此如果风速太小 就会形成一些死角 永远也吹不到风 我们PC机风扇的提供的风速大约是 150英尺/分钟 本节要点 w 在高速情况下 逻辑器件的封装电感的影响很关键 w 输出翻转电流流向地线的时候 会产生地弹 产生的毛刺会使触发器误触发 w 热量从晶片传到封装表面 再从封装表面到外面环境的温阻公式是 VJA = VJC + VCA w 400英尺/分钟的风速是很大的 第83页 共346页 第 3 章 测 量方 法 tyw藏书 高速数字电路设计 摘要 所有科学的仪器都有局限性 和其它仪器一样 当我们用一台示波器测量一个数字系统时 我们必须学会容忍它的局限性和计算它在我们结果的影响 3.1 示波器探头的上升时间和带宽 示波器主要的限制为三个方面 灵敏性的不足 输入电压的幅度不够大 带宽限制 只要数字测试中的灵敏度不是特别的高 一般示波器的灵敏度是满足要求的 在高电平时 数字信号一般小于5V 绝对是在示波器的输入电压范围之内 主要的限制是带宽 示波器的Y轴放大器有带宽级别 就象示波器的探头一样 它们的数字意味着什么呢 很少工 程师会把一个100-MHz带宽的示波器用到200-MHz的数字信号的测量上 但用到99MHz的信号上会 是怎样 带宽的正确含义是什么 在数字信号中有什么影响 图3.1给了我们一些线索 在图3.1中描述的两轨迹是同一个信号使用不同带宽的示波器测试出 的结果 上面的轨迹的上升延快 然而下面的上升延相比较就慢了 上面波形是用上升时间快的探 头测的 而下面的波形所用的探头的带宽上限为6-MHz 带宽为6-MHZ探险头用于过滤噪声 输入 阻抗很高 因此这个比较有点夸大 实际测量的探头不会有这么大的差别 带宽窄的探头测到的上 升沿或下降沿变慢甚至会被过滤掉 在信号处理技术中 这低通探头滤掉被测信号的高频元素 图3.1 同一信号在两种不同带宽探头下测量结果不同 图3.2剖析这示波器系统的组成 分别是输入信号 探头和Y轴放大器 在图3.2中 一个理想 的上升时间非常短的信号分别在不同的阶段输入 于是我们就可以直接的观测到在系统每一部分导 致的波形畸变 探头和Y轴放大器的影响是一样的 他们都使输入信号的上升时间变长了 第84页 共346页 tyw藏书 高速数字电路设计 图3.2对每一个处理阶段对上升时间的影响进行了量化 当一个真实的信号输入由探头和Y轴放大器组成的系统中时 像图3.3中一样 最终的上升时 间等于各部分的上升时间的平方和的开方 对于串联的系统 取上升时间的平方和 对上升时间较为合理的测量是10-90%上升时间 示波器的生产商通常引用3-dB 带宽 在探头和Y轴放大器上使用F3dB指标 而不是上升时间 3-dB带宽和10-90%上升时间之间的转换如以下所示 看式1.6 图3.3 示波器系统的复合上升时间 第85页 共346页 式1.7 从设备厂商的说明书中引用RMS带宽 即噪声带宽FRMS tyw藏书 高速数字电路设计 可以依照下式转化 也可以看等 在使用从商店购买的探头(shop-built probes)的时候 我们会分析它的低通滤波器的性能 这些滤波器没有高斯频率响应曲线 在这种情况下 电路10-90%上升时间和滤波器的时间常数有 以下关系 例3.1 上升时间变缓 有一台示波器的频率为300MHz 探头的频率也是300MHz,它们的规格都是3-dB 带宽 它们 组合起来对上升时间为2ns的信号有什么影响呢 结果测到的上升时间为2.5ns 例3.2 计算输入的上升时间 如果示波器显示2.2ns的上升沿 你能算出实际输入上升时间为多少吗 将公式3.1反过来可以由输出显示的2.2ns求得输入的真实上升时间 显示的2.2ns的信号 它的实际10-90%上升时间是1.6ns 第86页 共346页 tyw藏书 高速数字电路设计 请不要太在乎这个例子 它只在输入波形没有过冲时是准确的 如果准确知道设备的 10-90%上升时间 并且测量是在没有噪声的情况下进行的 测量上升时间要好的方法是使用速度 更快的探头和示波器 简单地说 这种方法可以提高示波器的使用频率范围到原来的2~3倍 本节要点 w 复合上升时间等于各环节的10-90%上升时间的平方和 3.2 探头接地环路的自感 测量数字电路时 使一般衰减10倍的示波器探头的性能变差的基本因素是探头接地线的 电感 制造商报告对探头性能测量是用测量仪器分别与探头顶端和探头的外部相连 带宽测量 时是没有用到接地线的 由于数字工程师通常用塑料包裹的探头顶端 而接地线和探头套管中 部相连接 我们将研究这些改变对探头有什么样的影响 图3.4显示了一个典型的探头布置 探针连接到检测的电路 接地导线连接探头套管到一个方 便的本地参考地 注意接地使用的是几英寸长的细线 把这种探头布置的等效电路画出来 在图3.4的下方 我们假设这探头有输入电容为10pF 两 端并了一个10M 的电阻 从图可以看到 电流流入探头必须穿过地环返回信号源 电路原理 图中电 感L1起阻止电流变化的作用 图3.4 示波器的探头的电路模型 第87页 共346页 tyw藏书 高速数字电路设计 在我们的测量当中电感L1起什么作用呢 L1的电抗 作为探头输入的负载电阻 有一个有 限的上升时间 我们将计算L1的值 得到10-90%的上升时间 然后讨论它的重要性 3.2.1 计算接地环路自感 在图3.4中的接地环路尺寸是1 in 3 in 对于这种类型探头典型的地线尺寸是American Wire Gauge (AWG) 24 它的直径为0.02 in 使用附录 C的计算感应系数的公式 计算结果是 3.2.2 计算10-90%上升时间 此电路LC时间常数是 对于一种严重衰减的两极电路(for a critically damped two-pole circuit)10-90%上升时间是 LC时间常数的3.4倍 这4.8ns的上升时间说明了问题的存在 我们注意到在例3.1中一个300MHz速率的探头会有 1.1ns的10-90%的上升时间 在这儿我们也看到了3in的地线已经导致4.8ns的10-90%的上升时间 3.2.3 估算电路Q值 图3.4包括一个与信号源串联的电阻 它模拟驱动被测信号的门的输入阻抗 对于TTL或高性 能CMOS驱动器 这个源阻抗约为30 , 对于ECL系统 硅或GAS 输出电阻大约10 LC电路的Q, 或谐振, 受被测信号的源阻抗影响很大 L C和RS串联组成的谐振电路的Q值 约为: 在公式3.12中,Q是储存在环路中的能量与谐振衰减时单位弧度能量损耗的比值 一个高的 Q值电路在外部激励下会振荡很长时间 在电路的频率响应中 这个振荡会表现出大的峰值 第88页 共346页 图3.4的电路中 当我们减少源阻抗RS时 出了源阻抗分别为5 25 125W时的效果 tyw藏书 高速数字电路设计 LC滤波器在100MHZ 附近产生大的谐振 图3.5画 图 3.5 带有地线的探头的频率相应 5 源阻抗引发了29-dB谐振(resonance) 截止频率高于100MHZ的数字信号通过探头电路 会产生很大的畸变 25 源阻抗引发了15-dB谐振(resonance) 截止频率高于100MHZ的数字信号通过探头电路 会产生畸变 125 对应的曲线显示了它的临界阻尼(Q=1) (The 125 plot shows critical damping(Q=1) ) 源阻抗为125 附近时 探头有最好的频率响应 当使用图3.4所示的探头时 拐点频率低于100MHZ的数字信号不会有虚假的振铃和过冲 有 一句话没翻译 公式1.1告诉我们上升时间要长于5ns以保证低于100MHZ的截止频率 第89页 共346页 tyw藏书 高速数字电路设计 5ns的上升时间的限制与探头的布置参数有关 在这个例子里 接地环路的电感是200nH 旁 路电容是10pF 3.2.4. 结果的重要性 我们预测用带接地线的探头测量由低阻抗源输出的快速信号时会产生虚假的振铃和过冲 (artificial ringing and overshoot) 图3.6和3.7比较了我们的预测和实际测量结果 实验中使用了一个FET输入容抗非常低的探 头(very-low-capacitance FET input probe) , 它的旁路电容为1.7pF 带宽为1GHZ 3-dB , 连接到 Tektronix 11403 数字采样示波器 在图3.6中源阻抗是25 而在图3.7中源阻抗是4.7 在两 个图中最上面的波形用了标准的塑料探头 有夹子夹住了探头头部 带有一根3in的接地线 中 第90页 共346页 tyw藏书 高速数字电路设计 间波形是用赤裸的探头接触被测信号 探头有一根3in的接地线 显然 去掉塑料探头夹子不会 有什么影响 这些波形显示了在25 情形下有大约15%的过冲 在5 情形有29%的过冲 图中振铃周期在2-6ns范围之内 LC时间常数为 LC时间常数 6.3 ns计算振荡周期为 至此 测量的结果和原理很完美的统一起来 那两幅图中最底下的波形呢 为什么它会比较 好呢 两幅图最低下的波形给了我们一个很好的线索去解决过冲的问题 在最低下的轨迹中 我们 除去了保持和地线配件连接的塑料套筒和除去了地线 暴露覆盖探头乃至探头顶端的金属部分 (exposing the metal shield which covers the probe all the way out to the bare probe tip) 我们还可以 用一小刀片直接连接这金属探头到电路地 使接地点和被测点尽量靠近 见图3.8 使探头金 属壳的接地电感与实际一样小(this shorts the metal probe shield to ground with as little inductance as practical) 当用这个直接的接地方法时 25 和5 二者的波形得到很大的改善 为什么探头接地点与信号源靠近时会有帮助 最根本的原因是我们极大地减小了探头接地回 路电感 减小电感就是减小探头上升时间 公式3.10和3.11 和降低Q值 公式3.12 接地环路电感要小到什么程度才能保证低的Q值和快的上升时间 能不能只用一条更短的地 线 而不必这么麻烦去用刀片 表3.1分别列出TTL 30 和ECL 10 测量中10-90%的上升 第91页 共346页 时间(ns)和Q值 其中Q是环路电感的函数 tyw藏书 高速数字电路设计 对于10pF的探头 为了使TTL上升时间为1ns时过冲较低 我们必须把环路电感降到10nH以 下 对于ECL电路 将需要更低的电感 为了降低环路电感 让我们试着用粗一些的地电线取代图3.4中的地线 如果开始电线是 AWG 24 我们可以试试AWG 18 它的直径为前一种的两倍 重新计算公式3.9 可以看到接地线直径的改变对电感的降低贡献很小 接地线直径增大一倍 电感只减少了 15% 另一方面 导线的硬度与导线直径的立方成正比 随着直径的增长 导线的硬度增加得更明 显 硬度和电感之间是一对矛盾 因此光用粗的线并不能解决问题 环路电感与环路面积和线的长度大致成正比 解决电感问题的方法一般是缩短导线长度或者 减少环路面积 而不是增大导线的直径 表3.1说明了2-pF探头获得比10-pF 探头好的上升时间 但是测量低阻抗信号时会有更大的Q值 本节要点 w 在10-pF的探头中 3-in. 的接地线会引起2.8ns的10-90%上升时间 w 增粗接地线对消除振铃没有什么帮助 w 大幅度缩短接地线环路能改善振铃和减小上升时间 3.3. 探头接地环路产生的虚假信号 第92页 共346页 tyw藏书 高速数字电路设计 任何地线环路 除了延长探头的10-90%上升时间之外 还增加了干扰 附加的干扰通过探 头地的回路耦合到信号线上 这种附加的噪音 如果和测试下的信号同步 那么它是很困难和真正 的信号区分开 图3.9显示了一个DIP封装的集成电路 它发送数字信号给一个50 pF 的负载 信号电流环路 用粗的黑线表示 在环路A中电流的变化 通过环路A和环路B之间的互感的激励 在环路B中产生 电压 我们将首先估算在环路A中的变化的电流和计算环路A和环路B之间的互感 最后我们将用互 感的结论去找出示波器在这种条件下收到的干扰电压 3.3.1. 在环路A中变化的电流 假定IC驱动电路符合例2.4 , 这最大的dI/dT是7.0 107A/S. 3.3.2. 环路A和环路B之间的互感 第93页 共346页 tyw藏书 高速数字电路设计 环路A和环路B的尺寸如图3.9 我们需要从附录C中找到应用的公式来计算两回路的互感 3.3.3. 互感定义的应用 在回路B中产生的噪声电压是回路A电流变化速率和回路A和 B互感的乘积 在回路A中电流的瞬间变化只在回路B中产生12mV的干扰脉冲 12mV本身可能是能够忽略 的 但如果探头的地回路移到靠近32-bit的总线会是怎样的呢 它极有可能是干扰电压相加 结果 是会出现0.384V的干扰 这种干扰与TTL的电压裕度相比是很可观的 是严重的测量错误的源头 快速逻辑电路有干扰 noise pickup 的问题(faster logic compounds the noise-pickup problem) 3.3.4. 磁场检测器 为了观察电感的耦合 将示波器的头和地短接 如图3.10所示 不要将探针接触任何物体 理想情况下 应该不会有任何信号 相反 任何做过这个试验的人知道 准快速数字逻辑电路中会 看到很多信号 第94页 共346页 tyw藏书 高速数字电路设计 探针和地环路的配合对于变化的磁场肯定有反应 这磁场会在环路上感应电压 当回路在高 速数字电路附近移动时 它能通过互感耦合检测到干扰 如果你把地线和探头压在一起 环路面积减少了 耦合的信号自然就小了 耦合的噪声量与 接地环路面积成正比 如果在某一区域产生大量的耦合信号 如连接器 调整环路方向使其与磁 力线垂直能够明显消除耦合信号 探头探针的面积很小 因此它和数字电路之间不存在互感 试试不用地线 而只把探头放到 高速数字电路旁边 看看它们之间的互感会不会在探头上形成噪声电流 探头是防静电的 本节要点 w 探头的接地点与被测点要尽量近 以减少接地环路面积 w 探头的接地线要尽量短 或者用刀刃直接把探头的金属外壳和电路板的地接起来 w 做一个电磁场检测器来检测互感耦合噪声 3.4. 探头如何对电路形成负载(how probes load down a circuit) 探头会对被测电路产生影响 相信我们都碰到过这样的情况 当我们用探头测量电路时它是 工作正常的 而探头一移开它就不正常了 这是很正常的现象 源于探头对被测电路形成负载效应 第95页 共346页 tyw藏书 高速数字电路设计 当一个探头当作电路的负载 我们想波形上会有什么变化呢 在一个电路中诱发变化的主要 有三个方面的因素 被测数字信号的拐点频率 公式1.1 被 测电 路在拐点频率的源阻抗 拐示波器探头在拐点频率的输入阻抗 暂时认为典型的数字源阻抗的范围是 10到 75 3.11显示三种普通的示波器探头的输入阻抗 我们只需要研究探头对频率变化的特性 图 10 无源探头 输入电容 0.5-pF 输入电阻 1000 10 FET 有源探头 输入电容1.7-pF 输入电阻10-M 10 无源探头 输入电容10-pF 输入电阻10M 参考图3.11 在我们所关注的上升时间范围 探头旁路电容越高 阻抗就越小 在高频 只 有旁路电容起作用(only the shunt capacitance matters) 如果我们希望探头对被测电路的影响小于10% 那么探头的阻抗起码是被测电路源阻抗的 10倍 对于5ns的上升沿 经过10pF的探头时会被滤掉(for any rise time less than 5ns,the 10-pF probe fails to pass muster) 例3.3 探头负载 参考图3.12 输出信号与50 终端电阻之间通过阻抗为50 的传输线相连 终端处与探头连 接 探头内带有对短的RG174 50 同轴电缆的1000 馈入电阻(consisting of a 1000- resistor 第96页 共346页 feeding a short length of RG174 50 示波器 coax.) 电缆的另一端连到50 tyw藏书 高速数字电路设计 的终端匹配 输入到高速采样 我们现在可以把各种不同的负载探头连到测试点 观测它们的影响 图3.13揭示了Tektronix P6137 探头对电路的负载效应 P6137探头衰减10倍 10-pF,10-M , 输入到可携带400-MHZ示波器 第一条轨迹是没有探头负载的情况 第一条轨迹是有探头连接的 情况 其中使用了6英寸的接地线 第三条轨迹是裸露的探头点到节点A 探头基体通过刀片直接 接地 第一条轨迹有是好的上升时间600ps 振铃中等 第二条轨迹有使上升时间减缓了一点 在初 始上升沿之后有较大的反向过冲 第一条轨迹虽然也有波纹 但它是在渐近线的半格范围之内 最 后一条轨迹的上升时间是800ps 波动很小 我们计算一下期望上升时间减缓量 与实验结果相比较 第三条轨迹的情况 连接了小的串联电感 探头表现为简单的容性负载 图3.12中测试点的 容源阻抗是25 当与10pF容性负载相连时 RC上升时间是 第97页 共346页 tyw藏书 高速数字电路设计 RC电路的10-90%上升时间要乘2.2 与测试信号原有的600-ps上升时间组合起来 得到合成结果 这个数字与测量结果800ps很接近 达到了我们所期望的准确度 探头负载使上升时间增加200ps 而延时只增加了100ps 这是因为大部分门是在上升沿的中 间翻转的 而不是在10%或者90%的点 本节要点 w 一个10-pF探头对于3ns的上升沿就象100 的电阻 w 探头电容越小 它对电路的负载就越小 测量结果就更精确 3.5. 特殊的探测装置 在数字开 发实验室中大多数便携式的示波器用的探头有10-pF的输入电容和3到 6-in.的地线 这种样式的探头 不可能准确地看到2-ns的上升延 考虑到这个问题 当探头附加在电路上时 探 头将有效的改变信号的上升时间和脉冲形状 第98页 共346页 tyw藏书 高速数字电路设计 这一节将介绍三种测量技巧 这些技巧可以解决接地环路电感和旁路电容的问题 3.5.1. 厂制的 Shop Built 21:1的探头 如图3.14所示一典型的21:1的探头 这种探头由普通的50- 同轴电缆 RG 174,RG 58,或 RG 8 制成 电缆一端焊接到被测信号处 另一端焊接到本电路的参考地上 探头通过50 的 插座输入示波器(the probe terminates at the scope intoa 50 input jack) 测量端同轴电缆 在远端 与示波器相连 看起来完全呈现阻抗 这探头总的输入电阻是1050 1000 的馈入电阻(feed resistor)和50 电缆电阻组合组成一个电阻分压器 分压比是 当你的示波器设置成50-mV/Division 显示的垂直的灵敏度将是 如果需要 在垂直的灵敏度的游标上微小地调节能修正到1.00V/Division 这种21 1的探测设备的优势有如下三点 Ÿ DC 输入电阻是1050 Ÿ 一个1/4-W 1000- 的并联电容大约1/2PF 这是非常好的 Ÿ 这种探头的上升时间十分的快 三点因素决定了对于这种厂制的 shop bult 探头10-90%的上升时间的计算因素 BNC连 接器的上升时间 同轴电缆的上升时间和检测回路的上升时间 假定示波器上用到50 BNC输入插座 BNC连接器在50 电缆上引入串联电感 其中保护 套一直从中心导体覆盖到BNC连接处 表3.2显示几种型号的电缆连接器的串联电感和它们的 10-90%时间常数 如果你的示波器没有50- 内部终端匹配 可以在外部添加 这种连接会在设备 上引入很大的寄生电容 特别使用带单独终端插头的BNC T 配件的时候 在这种设备应该高质 第99页 共346页 量的在线终端器(get a good-quality in-line terminator for this setup) tyw藏书 高速数字电路设计 图3.14 厂制的 shop Built 20:1 探头 表3.3记录了不同长度和不同型号的电缆10-90%上升时间 电缆上升时间是和距离的平方成 比 对于每一种型号电缆 它们之间有一个固定的比例常数 找到衰减为3.3dB处的频率 你就可以估计电缆的上升时间 对于同轴电缆 这个值是拐点 频率 通过拐点频率求出上升时间 T 0.5/Fknee 这个公式仅对短的电缆适用 总的衰减只有几个 分贝 第100页 共346页 tyw藏书 高速数字电路设计 注意在高速时这衰减是和频率的平方根成比的 这有助于在电缆厂商的目录中加入衰减规范 点 衰减直接与长度成正比 21:1探头的探测回路在信号源开始 包括1000- 的传感电阻 同轴电缆的附件 同轴电缆到 印刷板的连接 及地到信号源的通路 这条回路越紧越好 作为检测回路直径的函数 表3.4列出了检测回路的电感和10-90%上升时间的值 表3.4假定 检测回路主要用AWG 24电线制作 因为厂制的 shop built 探头包含了1K- 的输入电阻 上升时间变长 与使用50- 同轴 电缆或10-pF输入探头的情况相比 检测回路的电感要小得多 L/R Due to the inductance of the sense loop is much smaller than when working with a 50- coax or with a 10-pF input probe) 厂制的 shop built 探头有十分快的上升时间 电阻大一点 上升时间会更短 一种因素限制了衰减探头的作用 那就是这衰减电阻端到端的并联电容 1/4W电阻通常有 1/2pF端到端电容 在很高频率的情况下 并联电容导致更多的能量消耗在同轴电缆上 就会增加 被测电路的负载 用一个比较小的电阻 1/8W 减少并联电容带来的问题 限制1/8W 1000- 电阻上的电源 它承受的最大电压是 11V 第101页 共346页 tyw藏书 高速数字电路设计 另一种对付并联电容的措施是在同轴电缆的末端并联一个电容 这一个修正电容和感应电阻 的并联电容一起 形成一个匹配的21:1分压网络 就算在异常高的频率下 这个网络有平坦的频率 响应 商用的示波器探头使用了这种技术 在实验室中制作这种精确的电容分压器组合是很困难的 衰减探头有低的Q值 使用合适的21:1探头 你可以感受到过冲和振铃问题变少了 Tektronix 生产各种各样的低阻抗 无源衰减探头 与shop-built模型差相似 这个系列产品包 括 P6156, P6150和P6231 P6156可以用于任何一种Y轴放大器上 因为它有BNC输入和50 - 内 部终端匹配 例3.3 shop-built 探头的10-90%上升时间 用6英尺长的RG-174电缆和BNC双向卷曲 (dual-crimp)连接器构造一个21 1的探头 探头环 路直径为0.5英寸 本 节要 点 w 一个shop-built探头有很好的上升时间 3.5.2. 为低电感接地回路所用的固定装置 大多数的示波器探头顶端带有可拆除的IC钩抓式的夹子 移走塑料夹子 可以看到探头管 (probe barrel) 如果必要可以撤卸探头套管 保持接地线的位置 从而暴露低电感探头的地外壳 (ground sheath) 这种金属外壳 几乎延伸到探头的末端 它主要服务于两个目的 为探头端头加 上防静电屏蔽和在靠近端头处提供一个好的接地点 得到一个低电感检测回路 图 3.8显示了用金属探头屏蔽取得低电感感应回路的两种方法 在图3.8中大的花体是一个电阻电线环绕在金属接地屏蔽外壳上 然后焊接到一个便利的接地 脚上 它在机械上保持探头的位置 同时使它接地 这小的花体固定探头顶端 这些固定装置能够 被应用于任何电路板上 花体 curlicue 可以很好地达到工程目标 可是并不持久 而且不容易 加工 地衬 Ground pad 的方法仅仅在探头点附近放置了小面积裸露的接地材料 当用探头测量 被测点时 使用小刀片把探头的外壳与地衬相连 0.035 in.地垫已经足够大了 如果板子的上表 面没有地 则用0.020-in.过孔把地接到表面来 然后在它的周围铺上0.035-in.地衬 第102页 共346页 tyw藏书 高速数字电路设计 地垫是很有用的 当一个设计需要更改时 它能作为更改电路的附加点 一些模拟工程师在 一个原型工作的时候会让整个地表面裸露 因此操作方便 两种方法的测量环路电感在3到30nH之间 要看手艺如何 Tektronix专门设计了一种连接探头顶端和被测电路的固定装置 它的接地环路电感非常小 如图3.15所示 如果电路的机械布局允许探头垂直伸到电路板上 这种固定装置是很有效的 如果 板卡必须插在板卡箱里的话 不能用这种装置 有些示波器探头的管子上(probe barrel)带有微小的夹子 使探头管可以直接接地 3.5.3. 用于探测的内嵌式的固定装置 可拆除的探头会对电路形成干扰 因为探头进行测量时和离开电路之后电路的环境不一样 考虑一下10pF负载的探头对高速信号的影响 内嵌式的探头设计使电路在任何情况下的环境都是 一样的 第103页 共346页 tyw藏书 高速数字电路设计 另外 下面推荐的内嵌式探头装置1pF的寄生电容 远小于10pF的探头 图3.16 内嵌式探头固定装置 图3.16中内嵌式的固定装置实现21:1的探头功能 提供一个方便的检测连接点 使电路在任 何时候以相同的方式连接 一个1000- 感应电阻把被测电路连到50- 的测量线上 50- 的测量 线一直走线到电路上方便的测试点上 图3.16提供了几种用50- 把测量点与地短接的方法 此时 没有接示波器 把测量点连到示波器的方法有很多 与PC连接(PC mounted)的BNC是其中一种选择 但它占 了电路板的大量空间 图3.16 显示了在大小为0.1平方英寸的区域的中部布置了0.025 平方英寸的针 这部分是便宜的 可以与多种孔连接器相配 作者喜欢用MOLEX/WALDOM KK 系列的终端连接器 RG-174电缆直接卷到(crimps into) MOLEX/WALDOM KK的母插孔上 然后与电路板的公接头相连 这种连接估计有10nH的串联电 第104页 共346页 tyw藏书 高速数字电路设计 感 当与50 电缆串联时 得到的T10−90是0.22ns 如果你把MOLEX引脚紧密地连到1000 传感 电阻上 与连接器环路电感串联电阻为1000 T10−90 降为0.025ns 无论你选择哪一种方式 它都能在不用的时候中止(terminate) 测量线 并能够断开传感电阻 图3.16表示了一种测量线不用时的短路跳线 它有50 终端电阻(engages a 50 terminating resistor) 终止测量线会给被测电路带来常数阻值1050 的负载 尽管这时候探头已经移开了 3.6. 避免从探头屏蔽检取电流 示波器探头有两根线 一根在测试下连接被测电路到垂直放大器 感应线 而另一根连接 本地数字逻辑地到示波器机壳地 屏蔽线 一般的 我们考虑示波器对测量线上电压的响应 这 一节解释示波器如何对它屏蔽线上的信号作出响应 示波器逻辑地与机壳地之间任何电压差都会引起电流在屏蔽线中流动 屏蔽层电流 通过图 3.17所示的屏蔽线电阻Rsheild 产生压降Vshield 探头电缆的中心导体 感应电线没有通过屏蔽电流 因而在上面没有压降 在运行的电路中当屏蔽和感应电线两者都接触地 在他们之间不同的压降通过两根线引起输 入到Y轴放大器 没有办法知道这个压差是由探头电缆遥远的末端实际信号电压引起的还是由于屏 蔽层电流引起的 尽管你希望示波器显示的电压为0 它所显示的是屏蔽层电压 示波器对屏蔽层电压作出响应 把这作为真实的信号 屏蔽电压是与屏蔽层电阻成正比而与屏蔽层电感不成比例 这是因为屏蔽层和中心导线相互 之间是互感的 屏蔽层中电流流动产生的变化磁场环绕着屏蔽层和中心导线 在两条线上感生了电 第105页 共346页 压 感应电压在两根电线上都有 不像电阻压降 只存在于屏蔽层上 tyw藏书 高速数字电路设计 屏蔽层电压是很容易观测到的 把示波器的地和探头顶端连在一起 信号 在工作的电路旁边移动探头而不要碰到任何东西 这样你只看到探头测量环路上感应的 用铝箔盖住探头端部 直接把顶端短接到探头的外壳 把感应的电压降到接近零 现在连接短接的探头到逻辑地 将仅仅看到屏蔽层电压 如果屏蔽层电压很小 忽略它 屏蔽层噪声会严重影响控制大功率设备的数字系统 很大的60-HZ交流电流在设备中流到任 何地方 都能在数字逻辑地上感应出电压 从而产生屏蔽层干扰 如果屏蔽层干扰产生麻烦 有九 种应付方法 减少屏蔽层电阻 如果探头是买来的 实现起来是困难的 如果用shop built同轴电缆 探头 可以试着用比较粗的电缆 把RG 174更换成RG 58 或从RG 58更换成RG 8 粗的电 缆会很硬 这种方法是不切实际的 除非是固定的仪器配置 在示波器和逻辑地之间加一个并联阻抗 这种方法会使大部分干扰电流流过并联的阻抗 少量的流过屏蔽层 这种方法通常不合实际 尤其是高频 在电路板上找到一个好的地并用足够小 的电感把它连到示波器上而不引起任何变化 几乎不可能 第106页 共346页 tyw藏书 高速数字电路设计 如果并联阻抗与探头线一样长 将不会存在直径足够大的物体导致任何的变化 电感是直径 的对数 如果并联阻抗比探头长度短很多 它可能起到作用 关断电路板或关断它的一部分 这种方法只适合当只观测电路的一部分时 如果怀疑问 题出自屏蔽层电流的干扰 这是一种很好的方法 它将确定干扰是否是真的从你的电路发射 或者 是从别的源头 在屏蔽层串联一个大的电感 用一个高频磁性的铁心 将探头在它上面绕5到10圈(make 5 to 10 turns through it with the probe) 这种方法提升探头屏蔽层的电感 降低电流 这种方法十分 适合频率范围在100KHz 10MHz 低于100KHz需要十分大的电感才能发挥作用 大于10MHz磁性 铁心的效用变得恶化 重新设计你的电路以减小辐射面积 变双层板为四层板 让一层为固定地平面 减少被 辐射的面积首先能够降低地平面上产生的噪声 断开示波器的保护地 断开检测设备的保护地 失去了AC 电源系统的保护特性 示波 器电源上任何碰到示波器的外壳 外壳带有110V的电 这是致命的 如果出现这种故障 保护地 分流大量的AC 电源电流到地 本地电路上的断路器断开 把整个单元从电源上断开 保护你的生 命安全 但是 应该知道断开示波器的保护地对高频信号有什么影响 示波器外壳与保护地的理想隔离使探头的地屏蔽环在示波器处断开(Perfect isolation of the scope chassis from the safety ground breaks the probe shield ground loop at the oscilloscope) 减少探头 屏蔽层的电流 不幸的是 断开保护地不能达到理想的隔离 大多数的示波器在机壳和每条AC电源线之间连有一个0.01pF的电容 然后连到地 就算没有 电容 电源传输线上的寄生电容也足以在机壳和交流电源线之间形成高频通道 当频率超过10MHz 示波器对地有足够的自然电容(natural capacitance) 所以隔离保护地是没 用的 这种方法适合音频的频率 不适合高速数字逻辑 在探头上用一个三轴(triaxial)的屏蔽 三轴屏蔽一端连到示波器的框架 另一端连到电 路板的地 屏蔽层必须完全包裹探头 三轴屏蔽层和探头在同一点接地 在高频 由于表面效应 大部分的屏蔽层电流在屏蔽层外表面流动 因为探头屏蔽层内层没有电流 也就没有电阻压降 所 以没有干扰电压形成 这听起来违反直觉 但它的确是这样 三轴屏蔽层可以用铝箔来做 也可以 把旧的RG-8的屏蔽层剥出来卷在探头上 尽量缩短三轴屏蔽层地和探头顶端之间探头裸露部分的 长度以减少电磁噪声耦合到环路上 如果你想自己制作21 1的三轴探头 POMONA卖的BNC-to-triax适配器比较有用 把适配器 上BNC的插头插到示波器的BNC插座上 适配器的另一端是母接头 它的外层和中间层的地在内部 第107页 共346页 tyw藏书 高速数字电路设计 与BNC地连接 在三轴屏蔽层的一端接上一个一般的三轴公接头并把它插到适配器上(Terminate one end of the triax in a normal triax male fitting and plug it into the adapter) 在屏蔽层的电路板端 直接把外屏蔽层和中间屏蔽层焊在一起 用1:1探头替代10:1探头 10:1探头不能衰减屏蔽层的电压效应 因为10:1的探头只衰减 实际的逻辑信号 用一个10:1地探头相当于把屏蔽层电压放大10倍 使用差分探头布置 图3.18显示了差分测量上的探头布置 探头1连接到信号点 而探头 2连接到电路地 两个探头的屏蔽层在点 GS连接在一起 但 没 有 接 到 电 路 板 上 一条独立的地带 (ground strap)连接电路板到示波器的地 如果电路板到真实的大地没有适合的连接 这条独立的地 带(ground strap)才是必须的 在示波器上设置探头1的信号减去探头2的信号 这个操作并非都是那么理想 有时候需要小 的调整 把两个探头同时点到一个一般信号点上 调整两个探头的增益直至最佳地消除示波器上的 波形 然后把两个探头都点在地上 看看是否有残余的干扰存在 我们的目标是要降低干扰 因此 是值得去做这个检查的 使用差分探头时屏蔽层电流不存在 因为屏蔽层没有接触任何东西 这是差分探头的最大好 处 对于地浮动的电路或者地的电压高于大地电压的情况 用差分探头进行测量可能是唯一的选择 使两个探头靠近 以减小它们之间电磁检噪环路(magnetic pickup loop)的大小 环路上任何 检取(pickup)会导致探头之间形成电压 保证靠近的方法是 把它们绞在一起或taping the probes. 对于一般的探头 使接地点与测量点靠近 噪声通过互感耦合到探头间的传感环路 就象一 般的单端探头一样 第108页 共346页 tyw藏书 高速数字电路设计 为了实现差分检测 探头的型号和长度必须是一样的 两个探头在频率响应或延时上的不平 衡会导致显示屏上的显示共模信号 有些示波器带有专门的差分调节模块 和增益匹配的匹配探头 并有自己的频率响应特性 这些模块有特别的共模消除功能 但一般带宽太低不足以用于高速数字信号的测量 记住在差分测量中使用10 的探头 高频补偿调整和直流增益必须完全匹配以消除共模干扰 但在高速信号中难以做到 本节要点 w 单端(single-ended)探头把屏蔽层电压也当作真实信号 w 要看屏蔽层的电流是否引起噪声 用铝箔把探头尖屏蔽起来 然后把探头和探头的地接到电 路板的地 w 把差分探测中的两个探头接到同一个信号点上 并调整它们的增益平衡以消除它们之间的波 形 3.7. 观察串行数据传输系统 图3.19说明了一个100-Mbit/s 数字传输系统 由于信号间的干扰和附加的干扰 这种系统在 输出波形D中比在传输信号A中存在更多的抖动 这一节说明如何找出输出波形中抖动的特征 图3.19 典型的数字传输电路 我们的第一步是把示波器的通道1接到信号D 把通道1设为触发源 调整示波器使它在正 向跳变的时候触发 我们在图3.20中看到它的的模式 注意到波形在触发点是没有抖动的 这表明有些东西是错误的 示波器等待正向的跳变 然后把数据波形沿着左边光标处的触发点向右排列(then shifts the data waveform to line up the 第109页 共346页 tyw藏书 高速数字电路设计 trigger point with our left cursor mark) 第一个脉冲代表跳变之间的最小距离 但随后的时钟 点周围的抖动错误是实际时钟-数据抖动(clock-to-data)的两倍 图3.21显示了正确的测量 图3.21的信号是用时钟源作为绝对参考进行触发的 这里的抖 动是刚才的一半 前一种方法移动了每一个波形 它以一点为基点排列随后的跳变沿 这种移 动把抖动加到其他所有传输区域里(the shifting added jitter to all the other transition zones) 时钟 源是稳定的 没有抖动的信号 是所有数据测量的稳定参考点 有一个学生问过我 我们为什么不用图3.20的方法 然后把结果除以2 答案是图3.20中 的眼图要打开得足够宽才能进行抖动测量 我们不会总是那么幸运 有时眼图根本就没有打开 (sometimes the eye does not open at all ) 除非我们运用图3.21中的高级触发方法 当源数据时钟不可用时 可以用源数据信号触发 在图3.19中的位置B或A 据大部分没有抖动 这在源头的数 有些示波器 特别是比较新的数字采样模块 触发功能很弱 尤其像数据波形这样的无周期 信号 由于纵向输入(vertical input)可能能够显示很高速度的信号 触发电路可能不对他们进行触 第110页 共346页 tyw藏书 高速数字电路设计 发(the triggering circuit may not trigger on them) 当面对一个性能差的示波器触发电路时 首先构 造一个数字电路 将系统时钟分频 从分频出来的波形中触发 随着触发稳定性的改良 可以看到 示波器上显示的信号的上升时间明显缩短 本 节要 点 w 通过时钟触发观测串行的数据流 3.8. 降低系统时钟 高速数字信号经常包括振荡 串扰 和其它噪声 在满时钟的速率时 多方面影响叠加 这 叠加使我们很难找出每一种影响的特征 降低主系统时钟有助于把各种影响分离开来 一个足够慢地时钟允许所有信号的瞬态在第二个时钟周期开始之前有足够的时间衰减 第 n个周期留下的反射和振荡不会出现在第n+1个周期里 因此我们可以单独地看到每个数字转换中 的全部响应过程 有时候响应过程要比你预期的时间长得多 好的终端匹配能够解决这个问题 本 节要 点 w 测量的过程中 一个足够慢地时钟允许所有信号的瞬态在第二个时钟周期开始之前有足够的 时间衰减 3.9. 观测串扰 串扰问题 因为它涉及几个没有连接的逻辑模块的相互作用 Are difficult to corner 这些问 题经常间歇地出现 可能根数据模式有关 pattern dependent 或者可能出现得很少 这些使它 们很难观测 由串扰造成的错误通常涉及多种因素 由于振铃减小逻辑容限(logic margin) 容限依赖于设置及保持条件(Marginal compliance with setup and hold requirements) 多 条数据线的相互耦 合 如果你怀疑串扰是一个问题 这儿有一些方法对存在的串扰进行量化 而不用等到错误的出 现 首先 在你希望监测的信号线 初始信号 上装配一个同轴电缆21:1探头 在把探头接到初 始信号之前 感应电阻焊接到附近的地 打开数字装置 测量检测回路和屏蔽层电流引起的残留噪 声大小 噪声应小于数字信号2% 如果有大于2%的噪声 串扰将不会清晰地显示 调整探头的布 置 直到它检取的噪声小于2% 第111页 共346页 tyw藏书 高速数字电路设计 然后连接一个外部的触发器到示波器 触发器必须与所怀疑的串扰源同步 而且在整个实验 过程都用到 使用外部的触发器 看一下这时候来自21:1探头的噪声 现在连接21:1探头到初始信号(primary signal) 你应该看到以下各种信号的组合 初始信号 源于初始信号的振铃 串扰及测量系统上的噪声 我们的目标就是证实和量化串扰 串扰由于其本身特征 是很难观测的 为了放大串扰的可 视性的效果(to amplify the visible effects of crosstalk) 有三种方法 关掉初始信号 关掉串扰或产 生人为的串扰 3.9.1. 关掉初始的信号 在初始信号的开始点断开 然后把这一点接到地 如果它的逻辑驱动器能够承受 可以短接 初始信号到这个驱动器的地 短接到地 Short-to-ground 是关键的(critical) 如果初始的走线开 路 open-circuited 通过互感耦合的噪声会消失 当短接一个逻辑门时 必须用宽的 平的 电感很小的物体 例如刀片或一片铜箔 假如用 一条1/2英寸长的线进行短路 它有足够的电感使幅度可观的脉冲通过 我们希望这一点的输出为 零 当关闭了输出 串扰将清晰地显现 如果你处理的是总线 现在是时候去改变总线的模式了 在一条线每次改变电平而其它线保 持不变的情况下进行一系列的实验 跟总线的布局相关 有些线对初始信号产生正向的影响 有些 可能产生反向的串扰 如果你把任何一条数据传输线的极性反过来 它的串扰极性也应该反过来 对每条数据线 找出导致正向干扰的极性 最后一个实验 设置如下数据模式 每条线同时传输数据 每一条都产生正向干扰 这显示 出可能的最坏干扰 32位总线上的串扰电平比较显著 3.9.2. 去掉串扰 设置一种你认为可以产生串扰的数据模式 对初始信号拍两张照片 其中一张系统正常操 作 另外一张没有连接干扰线 可以简单地把干扰线剪断 或者在信号源端把它短接到地 两种方法都可以 短接到地不是 特别的重要 只要我们把它的电流降到零 这两张照片的不同在于串扰 如果数字示波器有数字操作特性 Tektronix 11403 有此性能 然后储存波形 把它们的数值相减 3.9.3. 产生人为的串扰 第112页 共346页 tyw藏书 高速数字电路设计 把系统关掉或使其不发生作用 把初始信号的驱动端短路 现在在干扰线(interfering trace)处 诱发一个已知上升时间的阶跃跳变沿 测量在初始信号上感应的电压 如图3.22 串扰与干扰线(interfering trace)上信号的dV/dt成正比 这种方法最适合于没有插芯片的空板 (bare board) 3.10.测量操作容限 数字电路工作在两种状态 打开或关断 不像模拟电路 数字系统表现出小的容限 或工作 状态变差 一旦数字系统开始工作 就很难定量它的操作性能如何或者它有多少剩余的操作容限 这一节讲述了对数字系统的操作容限进行量化的有用的方法 第113页 共346页 tyw藏书 高速数字电路设计 制造工程师习惯用统计质量的控制确认测量质量和维持质量(maintaining quality) 之间的关系 那些制造定理直接应用于数字产品 这些测量是全局的 考虑了对整个系统的影响 假设有一执行与不执行 go-nogo 试验去显 示系统是否在工作 执行与不执行 go-nogo 试验应尽可能全面 系统任何区域的逻辑故障都会 产生一个不执行(nogo)响应 在每一个试验中 用go-nogo测试器 使系统面对下面列出困难 我们将测量系统发生故障前 能承受多大压力(stress) 这个测试过程把简单的go-nogo测试变为对产品质量的量化测试 确保系统发生故障的时候你的测试仍然继续 我们要它报告不运行(nogo) 自动重启 在有 错误产生时仍能继续运行 这一性能使我们很容易调整进出错误区的压力以确保我们得到准确的读 数 值 (this property makes it easy to vary the stress in and out of the error zone to make sure we are getting accurate readings) 通过设置压力等级使每几秒产生一个错误 你可以用逻辑分析仪去捕捉 错误 一旦将错误定位 根据错误进行设计就很容易 如果运行-不运行(go-nogo)测试在第一个错 误停下来 你就很难确定错误率 你可能永远也不能对问题进行调试 3.10.1 附加的噪声 适合于有高速信号处理元素的小电路 附加噪声测试简单地在电路的每个节点上加上随机噪 声 对于这些检测最好的随机源是有漂移限制的信号 好比正弦波 方波 和伪随机数二进制模式 在每一个电路节点用一个 不对电路形成负载的串联电阻注入干扰 对于TTL HCMOS 和 ECL用1K串联电阻 一次向一个节点注入干扰以得到它的特征 如果你怀疑布局的改变引入更大的振铃 降低对 附加噪声的容限 这个实验结果是有用的 一旦你知道每个节点的相对敏感度 用一套校正过的电阻一次向一个节点注入临界 (critical)噪声电流 每个电阻都通过一个开关连到噪声源 现在我们改变噪声的水平 所有的节点 应该在同一噪声水平附近出现故障 一个性能变差(deteriorated)的节点在较低的噪声水平就会出现 故障 如果与制造序号相对应 每个产品的噪声故障水平是分散的 表明生产线上制造过程的改变 附加噪声测试其实很难进行 因为它需要一个钉床(bed-of-nails)测试装置 或者在印制电路 板上安装特殊的连接器以进行噪声信号的连接 附加噪声测试适合于数据接收 时钟恢复环(clock recovery loops) 各种锁相环 模拟I/O接 口及总线 简单地说 适合于有大量信号通过有限的测试节点的情况 3.10.2.调节宽总线上的定时 第114页 共346页 tyw藏书 高速数字电路设计 大多数宽总线是由一个普通的时钟同步的 它沿着总线分布 对于这些系统 设计工程师得 出详细的定时分析结果 显示了理论保证的设置(theoretical guaranteed setup)和总线上的传输保持时 间 为了验证设置和保持时间假设 我们需要一种方法改变传输数据的定时 提高或降低它的速 度 直到它出现故障 通过记录出现故障之前系统能够接受的定时调整量 我们得到一个量化的总 线定时裕度 为了进行这个测试 首先设置一个由设备A通过总线到设备B的数据传输 确保有方法知道系 统在什么时候出现故障 最好系统能够报告出错率 或者出错的时候指示灯闪烁 但系统仍然运行 现在切断两个设备间总线上的时钟分配线 两个设备使用不同的时钟 两个时钟与系统时钟 频率相同 但相位稍为不同 把一个时钟相对于另一个时钟的定时提前 或推迟 我们可以得出 总线的定时裕度 这个测试里我们需要一个特殊电路 它产生两个锁定频率的时钟并且可以调节它们的相位 以下五种方法的任何一种都可以使用 3.10.2.1.通过同轴电缆延时调节时钟 对于时钟频率达到20MHz的 用同轴电缆段和一般开关做一个同轴电缆延时选择盒(make up a coax delay selector box from segments of coax and ordinary switches) 由单一的时钟源出发 时钟 A 通过时延选择器而另一个时钟 B 通过一固定长度的同轴电缆 用一段同轴电缆阻抗 50 75 或93 来匹配本地总线阻抗 挑选同轴电缆的长度 使时延选择盒设为中间段(delay selector box set to midrange) 并且两个 时钟的定时匹配 这对于固定延时长度是微不足道的(this may take some fiddling with the fixed delay length) 不要尝试去做一个精细的二进制选择器 因为要获得长度匹配的电缆段使得延时级别呈线性 是很困难的 可以使用多位开关并安装长度为1 2 3... 10和长度为10 20 30...的延时单元 3.10.2.2.通过脉冲发生器调节时钟 带有时延可调和触发-输出(trigger-to-ouput)的脉冲发生器是一个理想的时钟调节器 从一个 单一的时钟源 使时钟 A 进入到脉冲发生器触发输入端 另一个时钟 B 通过固定长度的同 轴电缆直接送到总线 使用与本地总线阻抗匹配的同轴阻抗 50 75或93 设置脉冲发生器 的输出脉冲宽度等于名义时钟周期的一半 挑选同轴电缆的长度 使脉冲发生器的延时设为中间范围 两个时钟的定时相匹配 这对于 固定延时长度是微不足道的(this may take some fiddling with the fixed delay length) 第115页 共346页 tyw藏书 高速数字电路设计 如果当前脉冲还没有结束 下一个触发已经来到 许多脉冲发生器将不会触发 这把延时调 节范围限制在0-180度(degree) 如果固定(fixed)的同轴电缆延时设为90度 有效的调节范围是-90度 到 90度 3.10.2.3.用于时钟相位调节的简单电路 图3.23A的电路 显示了用于产生30~160ns延时的十六进制转换器(inverter) 每一段延时从5到 35ns 要看可变电阻的设置 每一段的延时时间不得超过时钟周期的12%以确保可靠的操作 平衡延时节点的数量 两个或四个 并同等地调节各个延时段中各电阻的阻值 可以尝试使 用滑线变阻器(ganged potentiometers) 可以使周期波形的变形最小(will keep duty cycle distortion to a minimum) 在延时链的末端至少使用一个额外的转换器清除(square up)输出信号 不让它返回 系统 第116页 共346页 tyw藏书 高速数字电路设计 图3.23A中电路的缺点是信号必须穿过物理变阻器 在高速信号系统中 这意味着电位器必 须小并且在物理上靠近有效线路(active circuitry) 在图3.23B的电路中使用varactor从而避免了这些 困难 varactor是反向偏置二极管 它的电容随着它两端电压的改变而改变 在图3.23B的电路的速 度比图3.23A中的电路高 图3.23B中显示的可变相位调整网络的每一部分可以使它的输入延时2.5~5ns 这个网络使用 一个RC相移调整网络 MV209反向偏置二极管可以对网络进行调节 把若干部分级联增加了总的 延时变化量 图3.23B使用了两部分 它的延时范围是5~10ns 这种特定的设计在时钟频率为40MHz时很有效 对于不同的频率 要另选R值 向可变延时单元提供一独立的较准的电源 保持单元的温度以获得更好的稳定性 对于每个电路 从单一的时钟源 使时钟 A 通过可调节延时单元 时钟 B 通过一固定 长度的同轴电缆直接到总线 使同轴电缆的阻抗与总线自身的阻抗匹配 挑选固定的同轴电缆的 长度 使可调节延时设中间范围(midrange) 两个时钟的定时相匹配 3.10.2.4.用锁相环调节时钟 图3.24描画了时钟周期调节电路的方框图(Cadillac) 对于大规模的生产试验 可能值得制作 这样的电路 对于普通实验室 太麻烦了 电路将总线时钟进行N分频 并使用相位-频率-类型比较器把它和同样被N分频的本地时钟比 较 这电路把本地振荡器频率锁定于总线时钟 而相位由相位调整网络确定 因为相位锁定出现在比时钟振荡器小N倍的频率上 相位调整网络中改变Y度 则高频时钟 输出改变了N Y度 结果是 相位调节网络只需要在分频后的时钟频率上作微小的调节 第117页 共346页 varactor-controlled的RC调节器可以轻易实现这一功能 tyw藏书 高速数字电路设计 图3.24 使用锁相环的可调节延时网络 这个电路能够进行大于 180度的调节 大范围的调整对于这样的系统是有用的 它分配高 速时钟并对其分频形成本地控制信号 对于调试容纳好几个时钟周期抖动的异步电路来说 大的调 节量也是很有用的 例如在电信通信中使用的T3同步 和FIFO电路 3.10.2.5.通过改变电压调节时钟 改变末端(terminating)电压或通过上拉或下拉电阻来改变时钟线的电压 会引起时钟接收器翻 转时间的微小变化 于是调节了有效时钟周期 同样的方法对于总线接口也有效 这种近似的缺 点是可靠的调节范围被限制在上升时间一小部分 3.10.3.供电 在10%的范围内调整逻辑供电电源会引起延时的小量变化 通过调节电源可以调制极端敏感 系统的故障率 很可能的是 一个有足够裕度的系统的电源电压变化可以超出这个范围 从图3.25针对CMOS和TTL的以供电电压为横座标的延时曲线和建立时间(setup time)曲线可以 看出电压的期望变化范围 CMOS 芯片74HC174对电压变化的敏感度是TTL芯片74F174的两倍还要 多 第118页 共346页 tyw藏书 高速数字电路设计 3.10.4 温度 温度的变化和电源变化是相似的 它引起延时特征上小量的变化 温度变化在物理上是比电源变化更难实施 在工作台上 工程师通常用冷却喷雾器瓶去降低 电路板上温度 或用特大的干燥器去提高温度 记住许多的冷却喷雾器由危险的化学物组成 它们破坏地球大气的臭氧层 如果你必须使用 冷却喷雾器 首先制作一个硬纸笼子围绕在需要冷却的电路板的周围 然后直接将冷却剂喷入硬纸 笼子围成的空腔中 冷却这样一个小区域所需的冷却剂会大为减少 它的温度回升到室温的过程也 会变慢 用手工方法去改变温度 调节加热空气或冷却空气的周期以控制温度需要一些技巧 (modulating the duty cycle of the heated (or cooled)air to control the temperature) 在电路板上面放一 个温度传感器以确保温度没有超出范围 带有空气入口的系统有自然的通道使热空气或冷却空气进入整个系统 干燥机的通气管及输 送带可以把系统和热空气源或冷空气源永久连在一起 或者用热气枪对着进气口 很多公司投资建造大的加热或冷却箱 房 以用于对热量循环产品进行加工过程的最后测 试 这些加热或冷却房对于工程开发是不合意的 限制了辅助设备的型号和大小 而且工程师不想 把时间浪费在温度测试上 但它毕竟提供了一个现实的测试环境 从图3.26针对CMOS和TTL的以供电电压为横座标的延时曲线和建立时间(setup time)曲线可以 看出电压的期望温度变化范围 CMOS芯片74HC174对温度变化的敏感度是TTL芯片74F174的两倍 还要多 第119页 共346页 tyw藏书 高速数字电路设计 3.10.5 数据吞吐量 设计工程师一般用测试设备去验证数字设备的逻辑准确率 设计工程师可能会做成套的操作 以验证新设备中的每个逻辑连接 看到每一步的结果都正确 得出结论是 设备正常运行 遗憾的是 实际系统要复杂得多 很多计算机可能通过单步逻辑测试 但在实际操作速度下 或实际数据吞吐量下却出现故障 如果你对复杂的系统已经积累了丰富的经验 这个结论可能没多 大意义 但它说明了真实情况 高负荷运行时 高速数字设备中的总线和其它结构产生大量的噪声 设备上通过的数据越多 噪声就越大 最佳的测试是针对日益增高的数据流动密度 构建这样的最终测试 它包含大流量的 数据 大负荷的流水线逻辑和存储器访问操作 和其他逻辑的临界定时 好的数据模式不会带有不 期望的耦合噪声而使一般的操作出问题 本 节要 点 w 测量系统在go-nogo测试中出现故障之前能够承受多大的负荷 这个过程使简单的go-nogo测 试变成对产品质量的定量测量 3.11 观测亚稳态 同步D触发器电路 当工作环境良好时 表现出很高的可预见性 只要你依照建立和保持时 间的规则 在每个时钟跳变之后输出Q与输入D是吻合的 第120页 共346页 tyw藏书 高速数字电路设计 当使用D触发器同步数字设备的外部信号时 我们不能保证所需的建立和保持时间 外部的 异步信号任何时候都有可能改变 而不管内部同步时钟是怎样 如何解决这个问题 有没有办法把异步信号同步到同步数字设备中而不需要时不时的对建立 和保持时间进行干预 没有 因此我们必须知道我们干预它的建立和保持时间的时候 触发器有什 么变化 对建立和保持时间的干预引起的效果叫 亚稳态 实验 对实验结果的解释 及解决问题的一些法则 这一节介绍了一些仪器用于亚稳态下的 3.11.1 亚稳态测量 图3.27显示了用于离散触发(discrete flip-flop)的基本亚稳态观测装置 使用这个装置你至少需 要双通道的示波器 第121页 共346页 tyw藏书 高速数字电路设计 CLKA的波形是方波 经过R1和C1 C2之后延时了 R1向DATA输出端移动(with R1 turned to the DATA output) CLK的延时达到最大值 R1向CLK输出端移动 DATA延时达到最大值 DATA和CLK的相对位置调整范围是 15ns RESET波形上在每个时钟正跳变之后有一个负向的复位脉冲 这把触发器复位到预知状态 你可以根据需要设定RESET对时钟的延时量 图 3.27中的所有的关键信号是用21 1探头经过1K电阻测量的 先用示波器测量 DATA和 CLK信号 让反馈开关S1打 开 在数据提前最大到延时最大的过程慢慢调节(turn the pot slowly from maximun data advance to maximun delay) 画出DATA-CLK定时相对变阻器的关系曲线 确定调整 横跨足够大的宽度 在最大数据提前时 数据应该在最小建立时间之前到达 在最大数据延时情况 下 数据应该在最小保持时间过去之后才出现 计算每次调整变阻器得到多少ps的延时变化量 现在用示波器测量CLK和Q的信号 在DATA电缆的中止处接一个50 的电阻使它的响应不 变 示波器设为CLK信号触发 调节变阻器以达到最大的数据提前量 开始 D输入完全符合输入要求 输出Q的响应就象Q1一样 如图3.27所示 每个时钟里Q输 入设为高 而每个周期中的R点输出Q复位为低 不要用时钟的反相信号复位触发器 否则复位造 成的瞬时信号会混合到亚稳态效应中 调节变阻器使数据延时 直到数据超过最小建立时间窗(minimum setup window) 有些点输 出Q突然断开(snaps off) 现在数据太晚到达 输出Q永远不会变高 如图3.27中的波形Q2 数据位 置与时钟有关 有一点触发器刚好不能锁存D输入 这一点叫关键翻转点 关键翻转点在生产商标 注的最小建立时间和保持时间之间 生产商提供了这两个极限之间的范围(spread)以保证关键翻转 时间在所有极端温度和电压的情况下仍在极限之内(the manufacturer provides a spread between these two limits to ensure that the critical switching time on all parts,across extremes of temperature and voltage,stays between the limits) 在关键翻转点之前到达的信号永远会被锁存下来 而在关键翻转点之后到达的数据永远也锁 存不来 这是不是我们想要的 是的 但我们还要对亚稳态的问题进一步研究 图 3.28画出用这个设置得到的触发器相对Q的延时和被测数据建立时间的对比关系曲线 (figure3.28 plots measurements made with this setup comparing the flip-flop delay,clock to Q, with the measured data setup time) 在这条曲线中 时间轴表示了实际数据建立时间和关键翻转时间差值的 对数 当数据在关键翻转点之前3ns以前到达 时钟到Q的延时是固定值13.5ns 当数据的到达时间 向关键翻转点移动 输出Q仍然翻转为高 但时钟到Q的延时变长 对于数据靠近关键翻转点到达 时钟到Q的延时与建立时间和关键翻转点差值的对数成正比 第122页 共346页 tyw藏书 高速数字电路设计 时钟到输出的延时增量随输入建立时间变化是亚稳态的本质 你不可能改变它 所有的触发 器都是这样 它严重影响高速同步设计 只能使它发生的可能性小一点 但不可能消除 时钟到输出的延时可以有多长 这要看数据波形与关键翻转点的距离有多近 实际上可以很 长 下一节解释为什么 3.11.2 理解亚稳态(metastable)特性 图3.29是触发器的简化原理图 在这个例子里 放大器由对称的正负电压供电 正反馈使电 容C上的正电压趋向于正电源 使电容C上的负电压趋向于向电源 施加时钟后 电路永远保持在正或者负的状态 所有触发器的工作原理就是这样 图3.29的下半部分显示了触发器的时序图 在时钟触发时刻 开关S2打开一段较短的时间 当S2打开时 开关S1暂时为关闭状态 向电容C充电到输入电压Vin 当S2再次闭合 周期结束 (ending the cycle) 通过R1的正反馈使放大器进入饱和状态 输出要么是正 要么是负 保持了锁 存的位(bit) 第123页 共346页 tyw藏书 高速数字电路设计 芯片生产商已经尝试了所有的电路以获得S1和S2更好的时序关系(chip manufacturers have tried all kinds of crazy circuits to get the sequencing of S2 and S1 just right) 不管他们尝试的是 什么电路 触发器总会表现出亚稳态效应 如果输入是二进制逻辑信号 它应该是完全的正或者负电平 触发电路的放大器 一旦在当 S1关闭时回转的方向正确(once slewed in the correct direction) 只会使电路保持在一种特定的状态 当触发器的输入时钟变化时会发生什么 当S1闭合时 电容C充电形成输入电压 当S1打开 时 电容C上的电压是开关打开瞬间所充到的电压 如果开关S1在输入数据改变的时候打开 锁存 到电容C上的电压可能接近零 看起来不象是二进制的(that doesn’t look very binary) 触发器上的建立和保持时间的必要条件确保开关S1打开时数据不变 在一个同步数字系统内 我们可以保证这些条件永远得到满足 当与外部异步信号相连接时 我们不能防止数据在时钟沿发 生改变 放大器到达正电源或者负电源所需要的时间开关S2闭合时电容上的电压值VC决定 从闭合 那一刻开始 放大器的输出电压呈指数增长 如下式所示 其中K是时间常数 它与放大器的带宽及反馈电阻阻值有关 第124页 共346页 tyw藏书 高速数字电路设计 如果采样时的输入电压非常接近零 输出需要很长时间才能到达正电源或者负电源电压 这 个过程被称为亚稳态 由于触发器完成90%的翻转才能满足后续逻辑的电压裕度要求 我们必须等待放大器完全响 应之后才能说锁存操作已经完成 如果输入电压非常接近零 亚稳态会持续较长时间 要获得T秒的亚稳态延时 输入电压应 该是多少 使输出在时间T到达电源电压 解方程3.29 公式建立了采样时刻的输入电压值与等待触发器输出的时间T之间的关系 使用输入信号的上升时间 我们可以把输入电压Vin转换为时间偏移 通过观察当电压接近 零处 信号波形是斜线 与边沿转换速度成正比 从而完成了上述转换 如果输入信号的转换点在 Tw(if the input signal transition is located within Twof the clocking moment) 输入电压将小于Vin 公式3.33把相同的结果转换到时间域 告诉我们输入到达时刻和等待输出的时间的关系 把公式3.31代入公式3.32中 的V in 如果数据上升沿在亚稳态窗 Tw之外到达 输出延时小于T秒 如果数据在亚稳态窗内到达 输入数据延时大于T秒 所有的触发器都表现现亚稳态特性 它们的亚稳态窗宽度Tw由以下公式求得 其中 常数C和K是所使用的特定触发器的特征参数 T是Resolution time. 例3.4 : 亚稳态误差率 第125页 共346页 tyw藏书 高速数字电路设计 图3.30中的电路使用的是Actel ACT-1门阵列 当它的输入改变时 输出产生脉冲的机率是有 多大 对同步逻辑原理过分简化的应用会告诉我们永远不会有输出脉冲 但我们对它有更深入的了 解 先看一下最坏情况的上升时间 低于42MHz(23.6ns)的时钟能够满足所有传输时间和建立时间的需求 Y1和Y2应该永远相匹 配 而输出Q4应该永远不为高 使电路出故障的唯一可能是亚稳态使Q1很迟改变 而错过了D2的建立时间窗 由于逻辑门 G1和G2的传输延时 但不至少太迟 因此D3没有错过时间窗 如果实际时钟速度F小于42MHz 我们可以预计Q1在不错过D2建立窗前提下的亚稳态延时 分配给亚稳态的允许额外延时是 延时 Tr称为允许处理时间(resolution time) 如下亚稳态窗 Q1在其中要花比Tr长的时间才达到稳定 第126页 共346页 tyw藏书 高速数字电路设计 在亚稳态窗 Tw内周期超出1/F的可能性是(the probability of hitting within Tw, out of a total cycle time of 1/F, is) Actel 的1989 ACT-1系列门阵列产品指导书列出了常数C和K 现在我们根据我们系统的情况 调整了两个常数值 故障平均时间 MTBF 以小时计 可以由故障可能性和输入翻转率R计算 由于亚稳态只 在输入变化时发生 翻转越多 故障的可能性就越大 图 3.31画出了故障平均时间对时钟频率的变化曲线 图中假设输入翻转率是时钟频率的 1/10 35MHz时 故障可能性是4 % 10−12 如果电路每秒处理3500000个输入 它会每19个小时出 错一次 相当于一天 3.11.3 很长处理时间的证据(evidence for very long resolution times) 由图3.28提供的数据 我们必须调整图3.27中的变阻器使关键翻转达时间在10ps内以产生一 个大于20ns的时钟到输出的延时 这是很难的 第127页 共346页 幸好 还有另一种方法达到非常准确的延时调整 tyw藏书 高速数字电路设计 我们可以构造一个监控输出亚稳度的反馈 网络 控制时钟-D输入的相对位置以获得很长的处理时间(resolution time) 反馈电路放大了亚稳态事件的数量 所以我们可以轻易地看到它们 这个电路在图3.27的上部 它由一个监控Q输出电压并把它反馈到数据缓冲器U2的T形RCR低 能滤波器组成 当DATA信号的上升沿太早到达 Q输出每个周期都会变高 提升了Q输出端的平均电压 T形滤波器通过向U2的输入节点注入正极电流而产生响应 稍微提高该点延时的CLKA 信号的电压 CLKA的负向跳变 电平比一般时要高 使U2比平时晚一点变高 有效时使DATA信号的上升沿延 时 总的效果是调整了DATA跳变的位置 控制范围是 100ps 一旦变阻器的调节给DATA信号 带来100ps的关键翻转时间(once the potentiometer adjustment brings the DATA signal within 100ps of the critical switching time) 控制环路开始工作 变阻器调节的灵敏度会变低且更易调节 当变阻器调节到产生最大延时时 我们得到图3.32 第一个波形是DATA信号的输入 第二 个波形是CLK输入 而带有斑点的波形是Q的输出 因为示波器是对输入的波形进行采样而不是连 续地显示它们 示波器在每个波形中只捕捉到一个点 所以得到的是斑点图 有时Q输出等待24ns然后变高 有时它变低 其它时候它等待很长时间才变高 第128页 共346页 tyw藏书 高速数字电路设计 时钟-输出的最小延时是24ns 记住对于好的输入 名义翻转时间是13ns 如图3.28 这个 长的延时表明DATA信号在关键翻转点由反馈环路保持了几个纳秒 在这个限制时间里 实际 DATA信号可能早一点翻转 也可能晚一点翻转 是随机的 这种随机行为是由触发器内部的热噪声和注入电路的随机外部噪声引起的 在很靠近关键翻 转时间点的区域 DATA信号在各点采样的可能性是相等的 数字采样示波器运行在点累积模式下 保持屏幕上的每个采样点 示波器不断进行点的累积 直到屏幕上512个水平位置相对每个位置都有20个点 DATA和CLK信号被分别预先记录下来 并 添加在最终波形图上 这幅图的累积时间是3秒 图中最右边的点表示时钟-Q的偶然延时 最小30ns 这些事件的可能性有多大 研究图3.34 超出给定处理时间(resolution time)的DATA窗宽度随处理时间呈指数下降 如果 DATA的到达时间在关键翻转点附近平均分布 我们希望看到长处理时间的可能性呈指数下降 也 就是说 对于处理时间的每个固定增长 我们期望得到超出处理时间的事件的数量下降的固定百分 比 我们可以直接用 Tektronix的屏蔽计数(mask-counting)功能验证这个假设 图3.32的四个矩形 定义了四个屏蔽计数(mask-counting)区域 示波器对每个屏蔽区内和边界上的点进行计数 屏蔽区 域相隔5ns平均分布 在时钟后的35 40 45 50ns 在这个例子里 屏蔽区1和2分别有13个点和1个点 没有点落入屏蔽区3和4 我们期望每个 区域的点数呈指数下降 但我们得不到足够的点来验证我们的计算 图3.33使用与图3.32相同的设置 但让点累积功能开启30分钟 屏蔽区域计数是 Mask 1 30ns 4685 Mask2 35ns 445 Mask3 40ns 42 Mask4 45ns 4 第129页 共346页 tyw藏书 高速数字电路设计 相邻区域之间的衰减参数是10 最后一个区域得到4个点 时钟-输出延时是45ns 如果我们 等待50小时 图3.33等待时间的100倍 我们可能在55ns处的屏蔽区域得到4个点 图3.34在相同的实验中使用74F174触发器 它的延时比74HC174短得多 但效果一样 要提 一下的是74F174的输出缓冲比74HC174小 可能只上升到一半(tends to rise to half-mast and then make its decision one way or the other) 输出短脉冲干扰可以轻易地触发输出端Q的后续电路 第130页 共346页 tyw藏书 高速数字电路设计 3.11.4 亚稳度曲线 如果你面临亚稳态的问题 以下建议可能有帮助 1 使用更快的触发器 它可能有更窄的亚稳态窗 2 两个 甚到更多 触发器串联 使用相同的时钟 由N个触发器组成的触发器链的误差可 能性等于PN 其中P是一个触发器的亚稳态故障可能性 标准的情况至少使用两个触发器 有时三 个 对于每个异步输入 触发器是串联的(flip-flops in series for every asynchronous input) 3 使用亚稳态稳定(metastable-hardened)的触发器 这些器件内部包含一个高速低功耗的触 发器 K值很大 带有正常速度输出驱动器 它们有非常吸引人的亚稳态特性 4 少点采样 如果可能 更宽的时钟周期降低了进入亚稳态窗的可能性 给予触发器更 多的时间处理它的输出 随着时钟频率的降低 故障率以比指数更快的速度下降 5 有些触发器在输入信号变化缓慢的时候亚稳态问题更严重 使用变化快的信号输入 本 节要 点 w 所有触发器都有亚稳态 第131页 共346页 第4章 传输线 tyw藏书 高速数字电路设计 摘要 在高频数字电路中 传输线的性能优于普通的直连导线 主要体现在 1 信号变形小 2 电磁干扰很小 3 信号串扰少 同时传输线也有它的缺点 例如需要更高的驱动功率 但在高速数字电路中 信号的性能是 最重要的 因此传输线的使用也是必然的 本章描述了传输线的基本概念 并将传输线与普通的直连导线进行对比 给出了线路阻抗的 计算方法及其对信号质量的影响 4.1 普通直连导线的缺点 NEWCO公司曾经为其高速处理器建立过一个模型 NEWCO认为使用PCB不仅成本很高 而 且PCB的生产也需要花很长时间 因此NECO使用直连导线技术 该模型建立在一块16in.X20in.的 电路板上 内含600多个门电路 2000多个网络 以下列出了这些信号网络的特性 1.网络数目 2000 2.平均网络长度 4in. 没有终端匹配 3.线路平均高出地平面的高度 0.2in. 4.线宽 AWG30 5.信号上升时间 直径0.01in. 2.0ns 6.拐点 Knee 频率 式1.1 250MHz=0.5/2.0ns 下面我们来分析一下这个模型的性能 4.1.1 直连导线的信号失真 NEWCO预计信号的上升时间为 2ns 对应的线长为 参考式1.3 而区分集中参数或者分布参数电路的临界参数为 NEWCO认为 由于模型的平均线长接近该临界参数 他们的模型基本上是一个集中的模型 因此电路不会出现或者只是轻微的振铃 实际结果表明这种预测是错误的 集中参数电路很少振铃 分布式电路在没有做好匹配的情况下通常都会出现振铃 这是受电 路的Q值影响的 电路的Q值代表信号在电路中衰减的速度 低Q电路的信号衰减很快 高Q电路的 信号则衰减很慢 从而有更大机会产生振铃 电路的Q值是单位振荡频率下能量的储存量与丢失量之比 已知Q值的电路的过冲最大值可以 由式4.3估算 第132页 共346页 tyw藏书 高速数字电路设计 这里 Vovershoot = 信号上冲幅度 单位V Vstep = 期望的稳定电压输出 单位V Q = 谐振参数 假设>0.5 一个典型的例子是如图4.1所示的二阶电路 衰减常数为2L/R 严格遵循式4.3 从经验上来讲 对于理想的阶跃冲激源输入 Q为1的数字电路会产生16%的过冲 如果Q值上 升到2 则过冲增加到44% Q值低于0.5的数字电路则很少产生过冲或者振铃 当电路的感抗已知时 很容易计算电路Q值 直连导线的最基本的问题就在于感抗太高 电路 的线路感抗高 容性负载比较大 导致电路的Q值就相对较高 我们可以计算一下NEWCO模型的线路感抗 参考附录C中的公式 第133页 共346页 这里 L = 回路感抗 单位H D = 线圈的直径 0.01 in. H = 信号线离地线的高度 0.2 in. X = 信号线长度 4in. 由方程3.12可得RLC电路的Q值 R = 30欧 TTL输出阻抗 L = 89nH 线路平均感抗 C = 15pF 典型容性负载 tyw藏书 高速数字电路设计 Q值高达2.6 这表明 对于一个理想的阶跃冲激源 电路将会有很严重的振铃和过冲现象 估算过冲电压最大可达到 Vstep = 3.7V TTL step输出 Q = 2.6 从等式4.5得来 当NEWCO模型的工作频率高于振铃频率时可能出现最大过冲 振铃频率可按照4.7式计算 NEWCO的拐点频率为250MHz 拐点频率在公式1.1中定义 远高于NEWCO模型的振铃频 率 因此该电路的振铃现象非常严重 当电路的拐点频率等于振铃频率时 振铃将减弱一半 更 低的拐点频率可以使振铃更弱 以上是从频域分析的结果 如果从时域方面分析 当信号上升时间等于振铃周期的一半时 振铃可以削弱一半 上升时间更长 则振铃更弱 当上升时间远小于振铃周期的一半时 振铃最强 NEWCO电路在138MHz产生振铃 最大过冲可达到2V 由线性电路原理可知 最大过冲发生 的时间在信号阶跃沿之后1/2个振铃周期 那么我们可以推断出对于NEWCO电路 最大过冲将出现 在信号跳变的3.6ns之后 4.1.2 直连导线的EMI 我们知道 信号产生的磁场与环路面积是成正比的 FCC测试理论 对于环形线圈 其电流 环路面积很大 在信号变化很快时产生瞬变磁场 从而引入严重的电磁干扰问题 传输线则通过抑制信号电流明显降低了EMI 使用普通的导线时 从逻辑门里驱动出来的电流 经过信号线之后 可能从电源线上返回 信号线和电源线之间的距离 或者说环路面积可能达到几 个英寸 设计传输线的目的 就是为了保证信号电流流出和返回的路径尽量靠近 形成一个很小的 闭合环路 这样信号变化所导致的磁场就小 从而能够很好的改善EMI问题 如何设计合适的地线 和地平面请参考第五章 第134页 共346页 tyw藏书 高速数字电路设计 图4.2中 的PCB中 信号线在地平面上0.005in. NEWCO采用的模型布线都在地平面以上 0.2in. 其电流的环路面积比传输线大40倍 对于同样的信号上升时间 这个PCB发射出的电磁场 能量将比NEWCO模型要低32dB 4.1.3 直连导线的串扰 如图4.3所示 串扰是由磁场变化引起的 环路A电流会产生磁力线 其中的一部分也同时穿 过了环路B 这样环路A中的电流变化就会引起环绕环路B的磁通量的变化 变化的磁通量将会在环 路B中引入噪声 称为串扰 A的电流和B的电压之间按照一个恒定的比例变化 即LM A和B之间 的互感系数 第135页 共346页 tyw藏书 高速数字电路设计 在高速信号系统中串扰是一个主要问题 对于NEWCO电路 假定有两个临近的平行环路 每 个4in. 0.2in高 环路间距为0.1in 参考附录C中关于两条平行线的互感系数的计算公式 我们可 以计算其互感 也可以用式4.4计算传输线感抗 这里 h = 0.2(线到地平面的距离) s = 0.1(线间距) L = 89nH(单根线的感抗) LM = 线路互感 该线路互感与单根线的感抗相当 也就是说 两根线会高度耦合 导致严重的串扰 电流变化率dI/dt的最大值与互感值相乘即可得串扰电压 我们在前面的计算表明 信号经过 负载电容的实际上升时间大约是3.6ns 也就是过冲达到最大的时间 将该值代入式2.42 得 DV = 3.7V T10~90 = 3.6 ns 第136页 共346页 C = 15 pF 容性负载 tyw藏书 高速数字电路设计 可以计算出串扰为12%(0.46V): 可以看到 仅仅是4in.距离的线就能产生460mV的串扰 而设计者通常可以把10到20根线捆绑 成一束 每一根导线的串扰都是线性相加的 10根临近的导线串扰可以达到50% 足以引起严重的 错误 本节要点 Ÿ 分布参数电路如果没有终端匹配会产生振铃 集中参数电路如果Q值过高 也会产生振铃 Ÿ 直连导线有很大的分布电感 分布电感导致负载电容加重 形成高Q值电路 Ÿ 当电流环路面积较大时 电流的迅速变化产生瞬变磁场 减小环路面积可以改善EMI Ÿ 直连导线尽可能靠近地平面分布 效果要比捆扎在一起好的多 4.2 无限长传输线 我们在这里主要讨论的传输线形式有同轴线 双绞线 微带线 和带状线 见图4.4 4.2.1 理想的无失真 无损耗传输线 理想的传输线由两部分导体组成 导体的电阻为零 无限延伸并均匀分布在横截面中 图 4.4中为四种常用的规格 包括平衡双绞线和做非平衡线如同轴线 微带线 带状线 在平衡传输 线中 信号电流从一根电缆流出从另一根电缆流回 在非平衡传输线中 信号从单根电缆中流出从 某个地线连接中流回 在非平衡传输线中地线往往比信号线粗 可能被多个信号线共用 加在理想传输线一端的电压始终保持无失真 无衰减的传输 理想传输线具有下列三种特性 Ÿ 无限长 第137页 共346页 Ÿ 信号在传输中不会变形 tyw藏书 高速数字电路设计 Ÿ 信号在传输中不会衰减 理想传输线上每一点的电压都是输入波形延迟后的拷贝 理想传输线单位长度上的延迟称作 传输时延 单位是picoseconds/inch(皮秒/英寸 传输速率和发射速率都是指传输时延的倒数 单 位是inches/picosecond 英寸/皮秒 一些参考材料上将光在真空中的速率定为100 作为参考标准 用百分数来表示发射速率 光在真空中的速率为0.0118in./ps 即延迟为84.7ps/in 那么66 的相对 速率将会带来更大的延时 传输线上的时延与单位长度上分布的级联电感和并联电容有关 一段导线上总是会有一些寄生 的级联电感 导体都这样 临近的导体之间也有共生的电容 在传输线中 这些参数与导线的长 度成比例 它们是否有良好的匹配对信号的无失真传输有很大影响 我们来测量一下RG-58/U同轴电缆的电容和电感 见图4.5 先剪下一段长10英寸的RG-58/U同 轴线 用高性能的阻抗仪表测试其电容 测量值为26pF 也就是2.6pF/in 接下来将同样 10英寸的一段电缆一端短路 在另一端测量其电感 测量结果是64nH 亦即 6.4nH/in 我们可以用高灵敏度欧姆表测得这个同轴电缆的中心导线 芯线 有一个级联的 0.009Ω的电 阻 或是说0.9mΩ/in 虽然理想的传输线应该具有零欧姆的电阻 但对于我们的用途来说 10英寸 的RG-58/U电缆已经可以作为一个理想的传输线使用了 由电磁场理论我们可以知道 传输时延等于 如果按单位 比如英寸 来定义电感和电容 这样它们的乘积的平方根就等于单位距离引起 的时延 以秒作单位 公式4.12按照ps/in.计算出这个延迟 对印制电路板的工作是十分方便的 给出单位长度的电容和传输时延 我们就可以求出传输线的输入阻抗 我们可以加一个阶跃 电压在这根导线的一端 然后测量到底需要多大的电流才能保证波形的均衡传输 第138页 共346页 tyw藏书 高速数字电路设计 假设 一个阶跃电压V在导线中传输 图4.6演示了这个电压随时间变化分别在电缆的始端 点X和点Y处的波形 在时间t0时阶跃电压经过点X 过了T秒以后 经过点Y 在T时间内X和Y之 间的电容充电 电压为V 将X和Y之间的电容充电到V需要多大电流呢 首先 计算电容C值 则必须由输入源提供的总电量等于 将电容CXY充电所需的时间 秒 等于两点之间的距离倍乘传输时延 秒 电流平均值等于输入源单位时间内提供的电量 将公式4.14和4.15分别代入上面的charge和T 可以得到信号传输电流 第139页 共346页 tyw藏书 高速数字电路设计 化简V/I 如式4.18 Z0为传输线的输入阻抗 或者叫做特征阻抗 可以看到特征阻抗是一个常数 与频率无关 阻抗的范围一般为10Ω 电缆的内部到外层之 间 到300Ω 电视天线所用的一种平衡结构 RG-58/U电缆的特征阻抗等于 也就是Belden Wire and Cable Master Catalog 885中列出的RG-58/U的特征阻抗 印制电路板上的走线特征阻抗范围一般从50欧姆到75欧姆 图4.7 表示了用FR-4 材料作基板时 要使设计满足这些阻抗所需要的粗略走线尺寸 附录C有计算特征阻抗的精确的公式 标记Z0为理 想传输线的特征阻抗 假设某输出电路的输出阻抗固定为RS 用该电路输出一个单元阶跃信号到理想传输线中 如 图4.8 该图也显示了同样的信号输出到电阻中和电容中的情况 负载电阻RL仅仅起分压作用 对特定的驱动电压 在A点的分压是一个固定的值 如果负载的 阻抗超过驱动的阻抗 那么在A点将会分得大部分的驱动电压 理想传输线具有输入阻抗 可以看作是一个负载电阻 B点的电压实际上是驱动电压当中没有 被传输线分掉的电压 方程4.20称做传输线的输入接受方程 第140页 共346页 tyw藏书 高速数字电路设计 理想传输线与电容不同 电容的阻抗在初始时的一小段时间很低 使输入信号衰减 随着时 间推移 流经电阻RS的电流对电容充电 在C点的输出电压也逐渐升高最终等于驱动电压 现在我们先讨论理想传输线 由图可见其特性表现为阻性 而不是容性 4.2.2 有损耗的传输线 理想的传输线是零电阻的 但实际上导线总是会有一些小的串联电阻 这些电阻会导致传输 信号的衰减和失真 这一节我们来讨论如何计算传输线的电阻和它所引起的衰减 对于长的电缆来说 串联电阻用ohms/1000feet来度量 当使用双绞线时 这个电阻包括出线 的电阻和返回导线上的电阻 对于同轴线来说 其电阻包括芯线的电阻和外屏蔽层的电阻 为了准 确的计算信号衰减量 内部导体和外部屏蔽层的电阻都必须计算在内 因为两者都有电流流过 以下是八条计算圆形铜线的电阻的规则 1 直径0.02英寸的24号线(AWG 24) 在室温下每1000英尺电阻为25Ω 2 AWG 24号双绞线在室温下每1000英尺电阻为50Ω 每根都有1000英尺 3 使用 AWG 20号芯线的RG-58/U同轴线在室温下每1000英尺电阻为 10.8Ω 4 AWG系统使用对数的方法来度量线缆的直径 AWG号越大 电缆直径越小 5 AMG每增加三个点 线缆电阻增加一倍 6 AMG每增加三个点 线缆等效截面面积减小一倍 7 直径正比于截面面积的平方根 AMG每增加六个点 直径减小一倍 第141页 共346页 8 温度每升高1摄氏度 铜线的电阻增加0.39 化 31 以下是AWG和英寸的换算公式 tyw藏书 高速数字电路设计 超过70 的温度变化范围可以导致电阻变 印制电路板上走线的电阻是铜线厚度和走线宽度的函数 布线的厚度和镀层的重量有关 例 如1或2英两镀层分别对应0.00135或0.0027英寸厚度 每英寸走线的电阻可以由走线的厚度和宽度 计算得到 其中 R 导线的串联电阻 单位是Ω/in. W 导线的宽度 单位是in. T 导线的厚度 单位是in. 如果铜镀层的重量是已知的 可以利用下式 其中 R 导线的串联电阻 单位是Ω/in. W 导线的宽度 单位是in. T 导线的厚度 单位是in. 传输线的串联电阻使线上传输的信号衰减和变形 在距离信号传输起点X处的信号衰减 相移 和频率的关系如式4.27所示 该式仅适用于无限长的传输线 其他类型的传输线不符合该式 我们 将在4.3节讨论 这里 R= 导线的串联电阻 单位是Ω/in. L= 导线的串联电感 单位是H/in. C= 导线的并联电容 单位是F/in. G= 导线的并联电导 单位是mhos/in. H z = 频率为z= 2of时传输线的幅度响应和相位响应 X= 电缆长度 单位是in. 参数G在绝大多数数字系统中都等于零 它用来表征电流的泄漏 因为在一个长的信号导线中 会有些潮湿或是不完全绝缘的情况 1GHz以下的印制电路板 带状电缆或室内的同轴电缆的G都可以认为等于零 G假设为0代入公式4.27进行化简 第142页 共346页 tyw藏书 高速数字电路设计 将公式4.28分解为实数部分和虚数部分 则实数部分决定了幅度的衰减 虚数部分则决定了相 位的变化 -Re[(R+j zL)(j zC)] 1/2 即单位长度上的信号幅度取对数 和传输线衰减的分贝数是成比例的 −Im[(R + jzL)(jzC)]1/2 是单位长度传输线上的相移 以弧度为单位 衰减和相移合起 来构成了传输线的传输系数 串联电阻使传输线的特征阻抗发生变化 参见式4.32 传输线的特征阻抗可描述为频率的函数 特征阻抗是频率的函数 当频率足够低 使ωL小于R时 公式4.32所给出的特征阻抗与频率的 平方根成反比 当频率较高使ωL大于R时 特征阻抗逐渐趋向于一个常数 实际传输线总是跑不出 这两种模式 根据频率的不同 一根传输线可以表现为一个阻 容线 低频率时 或是一个低损耗 传输线 高频率时 我们先讨论低损耗的传输线 它代表了高速数字信号设计的一些基本特性 4.2.2.1 低损耗的传输线 当角频率ω高于R/L时 传输系数[(R=j ωL)(j ωC)]1/2的相位角接近+π/2 此时 虚数部分实际 上等于ω(LC)1/2 实数部分为1/2[R(C/L)1/2] 图4.9为RG-58/U同轴电缆的传输系数相对于频率的实数和虚数部分示意图 .频率低于R/L时 实数部分 衰减的对数 和虚数部分 相位的弧度 都和ω1/2成比例 频率高于R/L时 虚数部分 即相位 仍旧随频率的升高直线增长 而实数部分基本保持不变 第143页 共346页 tyw藏书 高速数字电路设计 在频率高于R/L时相位线性变化而衰减不变 该特性意味着此时传输线仅仅是一个简单的时延 元件 其延时正比于传输的距离 距离增加一倍则延时也会增加一倍 这个时延器件的增益总是低于1的 是一个损耗电路 其损耗 用分贝计算 正比于传输距 离 传输距离增加一倍则dB数也会增加一倍 一个neper 奈培 等于8.69dB的衰减 当频率高于R/L时 特征阻抗等同于一个常数(L/C)1/2 是一个实数 此时传输线就像一个普通 的电阻 低损耗传输线模型的特性如下 从上面几个公式可以推出 其中 L= 感抗, 单位H/in. 第144页 共346页 C= 容抗 单位 F/in. tyw藏书 高速数字电路设计 Tp= 时延 单位 s/in. Z0= 特性阻抗 单位 Ω 一般的数字逻辑门能忍受的信号损失是非常小的 接收信号上的任何微小的变化都可能造成 很大的噪声余量 为此 单板数字信号网络的衰减总是设计的非常低 低衰减意味着低电阻 利用 公式4.42可计算电阻的门限值 设公式4.37中的衰减为0.2dB 其中 X= 传输线长度 单位 in. R= 传输线阻抗 单位 Ω/in. L= 传输线感抗 单位 H/in. C= 传输线容抗 单位 F/in. 整理得式4.42 该式表明 为了降低衰减 引线电阻必须远远小于传输线的特征阻抗 其中 RX= 整条线的阻抗 单位 Ω L= 传输线感抗 单位 H/in. C= 传输线容抗 单位 F/in. 在这里我们假设信号衰减不超过0.2 dB 于无限长传输线 4.2.2.2 RC传输线 也就是说信号衰减小于 2% 注 意以上公式仅仅适用 当频率低于R/L时 信号衰减变小 与此同时 相位与频率的平方根成比例 而不是象在低损 耗情况下与对数频率成线性 这种频率的非线性引入了信号的失真 因为从频域来看 信号的不同 部分变化不同 式4.32也表明特征阻抗在频率低于R/L时有明显的上升 工作在这个区域的传输线叫做RC 传输线 描述这种传输线使用偏微分方程 称做扩散方程 EXAMPLE 4.1: RC 传输线 我们通常在家里使用的电话线是AWG 24线 这种双绞线特性如下 这里 R=0.0042Ω/in. L=10nH/in. C=1pF/in. ω=10000rad/s (1600Hz) 语音信号的频率 1600Hz为电话线上音频的中间频率 在这个频率下 -45度 你能分析出为什么电话局使用600欧姆的终端匹配吗 电话线 特征阻抗为 648Ω 相位角为 第145页 共346页 tyw藏书 高速数字电路设计 集成多晶硅或其他高阻材料的超大规模集成电路的长线 0.2英寸也算长线 表现为Rc传输线 工作在低频段的超长电缆 比如海底电话电缆 也同样表现为RC传输线 如果希望降低传输线的衰减 必须限制该传输线上的信号频段低于R/L 拐点频率低于R/L如 1.1式所示 也就是说 应当限制传输线工作在RC区域 在典型的短距离传输的应用中 在低损耗区域 4.2.3 趋肤效应 数字信号升时间很 短 拐点频率可能刚好高于R/L 电路工作 我们提到电气参数如传输线的串联电阻等的时候 必须注意在这个参数有效的信号频段 图 4.10为RG-58/U电缆的电阻-频率函数 使用log-log表示 该图同时也示明了感抗ωL-频率函数 信号频率低于ω=R/L时 阻抗超过感抗 线缆表现为RC传输线 容性阻抗随频率而变化 非 线性相移 信号频率高于ω=R/L时 线缆表现为低损耗传输线 容性阻抗为常数 线性相移 当信号频率超过0.1MHz时串联电阻开始增加 导致信号的衰减 但相移是线性的 这种串联电阻 增加的现象称为趋肤效应 传输系数[(R=j ωL)(j ωC)]1/2的实数和虚数部分 实数单位为奈培 虚数部分为弧度 如图 4.11所示 一个奈培等于8.69个dB的损耗 图4.11表明了RC工作区域 低损耗工作区域和趋肤工作 区域的衰减和相移情况 可以看到 与RC区域和趋肤区域相比低损耗区域是非常窄的 第146页 共346页 tyw藏书 高速数字电路设计 下面我们来讨论趋肤效应的产生原因及影响 4.2.3.1 趋肤效应的空间分布 导体工作在低频时 其中的电流分布是均匀的 也就是说 电流在导体的中间和表层是相等 的 工作在高频时 导体中的电流大部分分布在表面 在中间几乎没有电流通过 如图4.12所示 第147页 共346页 tyw藏书 高速数字电路设计 为证明电流在高频下的分布状况 我们假设把导线纵向切成很多同轴的小管 就象树木的年 轮一样 就每个 年轮 的感抗而言 较细的内层管的感抗大于较粗的外层管 而我们知道高频信 号的电流会走感抗最小的通路 因此高频电流更可能走外层管 但与此同时 管之间的互感会导致 电流有轻微的倾向走内层管 在高频时 电流传播的导体层的平均深度 称为 趋肤深度 是很 浅的 电流在导体内按照趋肤效应的规律分布 从外层到内层按照指数规律降低 平均的趋肤深度 是频率ω 单位弧度/秒 磁场渗透参数µ以及导体电阻系数ρ的函数 导体中大部分电流都走靠近表层的管 很容易使人联想到导体的电阻会增加 增量是趋肤深 度的函数 导体的电阻与趋肤深度成反比 方程4.44表明趋肤深度是与频率的方根成反比的 那么 导体的交流电阻就与频率的方根成正比 趋 肤 深 度 是 与 材 料 有 关 的 参 数 图 4.13为 铜 线 的 趋 肤 深 度 和 频 率 的 坐 标 图 也 给 出 了 AWG24线缆的电阻与频率的关系图 当频率足够低 趋肤深度可以与线缆直径相比较时 线缆的 电阻仅表现为直流电阻 而在趋肤深度远小于线缆直径时 单位长度的电阻与频率的方根成正比 第148页 共346页 如式4.45所示 tyw藏书 高速数字电路设计 这里 D= 导体直径 单位in. RAC= 交流电阻 单位是欧姆/in. qr = 相关电阻系数 比如铜的系数为1.00 f = 频率 单位Hz 可以发现低频时的交流电阻呈为0 方程4.46将直流电阻也考虑在内 可以看出这个方程是无解的 因此只能用来作为估计 第149页 共346页 tyw藏书 高速数字电路设计 由4.46可见 在低频时 电阻表现为常数 高频时电阻与频率方根成正比 电阻开始增长的频 率值点就是趋肤深度变得小于线缆直径的值点 对于圆形导体来说 这个临界的趋肤深度为导线直 径 对于扁平的印制板线路来说 临界的趋肤深度为线路厚度的一半 表4.1列出了不同的导体出现趋肤效应的频率值点 趋肤效应是一个表层现象 因此增加表层面积对性能是有所助益的 绞合 Litz 线就是这样 的原理 绞合线是由多股绝缘的线绞合而成的 这样使得每股线暴露在同样的磁场下 电流会从每 股线均匀流过 大的表面积降低了趋肤效应 4.2.3.2 趋肤效应区域的频率响应 将方程4.46代入方程4.28 可以计算出在趋肤效应区域内 传输线的衰减和相移情况 传输损耗 单位为分贝 与传输线电阻成正比例 方程4.37 而传输线电阻又与频率的方根 成正比例 因此衰减 单位为分贝 与频率的方根成正比例 如图4.14所示为RG-174/U的衰减-频 第150页 共346页 率曲线 tyw藏书 高速数字电路设计 现有的传输线理论通常集中在如图4.14 所示的中心区域 介于RC区域和趋肤效应区域之间 线缆在这些区域的衰减-频率曲线比较平缓 没有相位变形 特性阻抗也保持平滑 线缆可看做理 想传输线 但实际上这样的理想区域是很窄的 在趋肤效应区域内 线长减小一半 则频率响应结果要倍4 这是因为衰减与频率的方根成正 比 与长度成正比 长度减半时 衰减也随之减半 如果我们把频率提高4倍 则信号又会恢复原 形 长距离传输系统通常使用特殊的收发器 该收发器具有比普通TTL电平更大的电压范围 可 以容忍0.2dB以上的损耗 我们可以用式4.30来计算在拐点频率信号的损耗 R要加上趋肤效应电阻 如果在拐点频率能限制损耗在0.5dB以下 那么信号的上升沿可以保证95%以上的振幅 适用于长 距离传输的另外一个方法 是将数据编码成0 1个数相等的码流 扰码 并通过交流耦合的方式 收发 交流耦合可以消除直流的偏压 这种方法可以容忍3dB或更大的衰减 图4.15显示了信号在长距离传输时的一种最坏情况 在A点 发送器开始发送一长串 1 在B点 线路的有限频率响应使信号形成坡度 并到达最大点 在C点 小的信号脉冲到来 小信 号脉冲的有效频率是FCLK/2 而长信号脉冲的有效频率是FCLK/4N 如果线路频率响应在FCLK/2 的振幅为在FCLK/4N振幅的一半 那么C点的脉冲根本无法过0 接收器也就无法正确接收它 第151页 共346页 tyw藏书 高速数字电路设计 因此尽量缩短线路长度 以满足式4.47才能保证信号的正确传输 理论 不在此列举 证明该式需要模拟电路的 4.2.3.3 趋肤效应区域的传输线阻抗 一旦超过临界频率R/L ωL随着ω的增长而线性增长 而R ω 由于趋肤效应的影响 与ω的 方根成正比 与ωL相比R ω 是非常小的 因此方程4.32计算出的输出阻抗保持在 L/C 1/2 而传输线的输入阻抗不会受趋肤效应影响 4.2.4 补偿效应 补偿效应是一种物理现象 它导致相临线路方向相反的电流相互靠近 这种现象是由于磁场 的变化引起的 仅仅影响高频电流 直流电的磁场稳定 因此不会出现补偿效应 第152页 共346页 tyw藏书 高速数字电路设计 补偿效应象趋肤效应一样改变电流的密度 表现在阻抗上就是对高频段的阻抗影响很大 但 不同于趋肤效应 补偿效应并非随频率升高而加剧 在频率较低时补偿效应可以达到平衡 如方程4.45所示 补偿效应必须与线路的交流趋肤电阻相乘 补偿效应达到平衡时的数量级由 线距对线直径的比率决定 如图4.17所示 可以看到两线距离非常近的时候补偿效应最明显 信号回流也会由于补偿效应的原理而从距 离线路最近的地平面部分通过 4.2.5 绝缘损耗 如果将一块环氧印制板材料 无铜 放到一个微波烤箱里烤1分钟 很快就会变热 如果用耐 热玻璃也一样会变热 被绝缘体吸收的热量是与该种材料的绝缘损耗参数 dielectric loss factor 成正比例的 缘损耗会导致信号的衰减 损耗越大 衰减也越大 绝缘损耗是频率的函数 我们通常所用 的印制板材是FR-4 在1GHz以下的信号传输时 可以忽略绝缘损耗 当频率更高时 可以使用陶 瓷底层 象氧化铝 在1G以上频率表现出比较好的绝缘损耗特性 第153页 共346页 tyw藏书 高速数字电路设计 使用FR-4板材设计模拟电路时 低频的绝缘损耗也值得一提 特别是在高Q电路中 数字电路 通常会避免高Q的设计 因此对绝缘损耗不是很敏感 绝缘损耗在长距离线缆中尤其明显 典型的如PVC 电话线在10MHz 时具有很明显的绝缘损耗 该损耗随着频率的升高而增长 通常与趋肤损耗一起形成总的损耗 该损耗与频率fy 成正比例 其中y略大于1/2 本节要点 Ÿ 无限长传输线的输入应当看做阻性的 而不是容性的 Ÿ 感抗和容抗的计算公式如4.48和4.49 Ÿ 对于普通的数字电路而言 整条线路的电阻通常只是传输线阻抗的一小部分 Ÿ 趋肤效应使长距离传输线的频率响应受到很大限制 Ÿ 数字应用中 传输线的衰减与频率的方根成正比 趋肤效应 Ÿ 补偿效应对传输线的影响很小 Ÿ 对于1GHz以下的应用不需要考虑绝缘损耗 4.3 源阻抗和负载阻抗的影响 实际上我们所应用的传输线是有限长度的 有限长传输线的性能较理想传输线有所下降 不 再遵循方程4.29 根据源阻抗和负载阻抗的不同 这种性能的下降可能对电路影响不大 也可能会 造成毁灭性的影响 对于数字信号而言 选择适当的传输线之前首先要考虑的是 信号在拐点频率的的传输损耗 H X z 应当小于几十分之一分贝 其次再考虑源阻抗和负载阻抗 本章阐明了源阻抗和负载阻抗对信号的影响 并讨论了如何选择合适的源阻抗和负载阻抗 4.3.1 传输线的反射 如图4.18所示 信号到达传输线的始端时 一部分驱动电压沿着传输线传播 这部分电压所占 的比例是频率的函数 假设为A ω 称为输入接受函数 A ω 的值由源阻抗ZS 传输线阻 抗 由方程4.32计算 决定 如式4.50 第154页 共346页 tyw藏书 高速数字电路设计 信号传播时会产生衰减 衰减程度与HX z 成正比例 如方程4.51所示 该方程类似 4.30 只是考虑趋肤效应的影响 R z 是频率的函数 在线路的末端 一部分信号的幅度受到衰减 衰减系数是频率的函数 记为T w T w 的值由负载阻抗ZL和方程4.32给出的传输线阻抗决定 见式4.52 T w 的值在0到2之间变化 信号传输时 不光是沿着线路正向传输 在线路末端也会有部分信号反射向信号源端 发生 反射的时候 反射的信号与正向信号同时传播 互不相干 这部分反射信号称为R2 w 末端反 射函数为 反射的信号向源端传播的时候 又会再度受到H X z 的影响而衰减 在源端又会有第二次 反射 反射函数为 第155页 共346页 tyw藏书 高速数字电路设计 经过源端反射之后 信号受到第三次衰减 参数为H X(S) 然后信号还会按照T w 的规律 衰减和反射 反射信号又向头端传播 如此无穷反复 因此 第一次反射之前的信号为 经过二次反射之后的信号为 后继的反射信号为 最终 这个无穷和可以归结为 方程4.59是图4.18所示的传输系统从源端到末端的频率响应 图4.19是假设整个线路的直流电阻为1.2欧姆 与线路的高频阻抗 L/C 2 = 50W相比 可以 忽略 那么该系统的Z0 (w) = 50 我们可以计算出图4.19的4个反射系数 如下 A(w) = 0.847 输入接受函数 R2(w) = 0.200 末端反射系数 R1(w) = -0.965 头端反射系数 T(w) = 1.2 末端传输系数 15in.长度的传输常数为0.940 第156页 共346页 tyw藏书 高速数字电路设计 由H X(w)导致的相位延迟为2700ps 我们在这里忽略RC区域和趋肤效应区的影响 假设H X(w)为常数 理解我们的例子 实际上是应该考虑多种因素影响的 这种忽略只是为了便于 根据输出接受度可以计得信号初始电压幅度为0.847V 2700ps之后到达另一端 振幅降低到 A w H w = 0.796V 然后再受到T(w)的作用 首次到达负载的电压振幅为0.955V 接下 来由于反射的作用 我们可以从图4.19中看到 各个点的电压幅度受传输系数影响而变化 4.19图的右边是不同的信号波形图以及合成后的信号 信号的稳定终值为0.893V 等于系统的 直流响应 Sº 0 如果输入信号的上升时间足够长 就不会产生振铃现象 仅当信号的上升时间能够与信号在 传输线上的延迟相比较甚至更小的时候 才会出现明显的过冲和振铃 下面我们讨论一下怎样控制传输线上的反射 将方程4.52和4.53相结合 得 第157页 共346页 代入4.59 得 tyw藏书 高速数字电路设计 由4.61式可知 设H X(w)为定值 那么我们可以控制的参数就是源阻抗和负载阻抗 源阻抗与 A(w)和R1 (w)有关 负载阻抗仅与R2 (w)有关 我们可以通过以下三条措施来保证平滑的频率响应 终端匹配 串联电阻 缩短线长 4.3.2 终端匹配 适当的终端匹配可以减小负载阻抗 置R2 (w)为0 此时4.61式简化为 此时反射现象几乎完全消失 这是因为信号在末端被完全吸收 不会反射回源端 只要使负 载电阻ZL等于传输线的特征阻抗Z0就可以使R2 (w)等于0 从而消除反射 对于工作在RC区域的长传输线 很难找到合适的终端匹配网络 4.3.3 源端匹配 采用适当的源端匹配 置R1 (w)为0 此时4.61式简化为 此时信号的二次反射在源端被完全吸收 不会反射回末端 只要使源电阻Zs等于传输线的特 征阻抗Z0就可以使R1 (w)等于0 从而消除反射 当Zs等于Z0 时 输入接受度变为0.5 T(w) = 2 R(w) = 1 输入端的信号幅度减半由末端信 号增半补偿 采用这种方式的缺点是 由于此时R2 (w) = 1 导致很大一部分信号反射回源端 我 们可以看到在经过源端匹配同时无末端匹配的线路 上 信号首先是以一半的幅度传播到末端 然 后由反射回来的信号将幅度增强到全幅 4.3.4 缩短线长 尽可能缩短线长 使H X(w)为1 基本上消除信号衰减和相位延迟 此时4.61变为 将4.50 4.53相减 并将R1 (w) R2 (w)和A(w) 4.54 代入 得 化简得 第158页 共346页 以上假设的前提是线长小于信号上升时间对应的长度的1/6 即 tyw藏书 高速数字电路设计 其中Trise为信号上升时间 L为线路感抗 单位为H/in. C为容抗 单位是F/in. length为传输 线的最大长度 单位是In. 4.3.5 传输线匹配不好时的建立时间 从图4.18可见 信号到达负载的中间在传输线内会多次反射 每次反射的信号都有一定程度的 幅度衰减 这是受R1R2的影响导致的 随着时间的增长 信号幅度按照指数规律减小 如果 R1R2足够小 我们可以忽略二次以至更多次的反射 而认为在信号首次到达传输线末端时就可以 到达稳态 如果R1R2很大 传输线在多次信号反射之后才能到达稳态 一次反射所需要的时间等于传输线的长度乘以其传输延时 在这段时间内 信号幅度为 R1R2的数量级通常小于单位 less than unity 因此4.70可以看作是随着时间变化的方程 对于underamped backplanes或者lengthy unterminated传输线来讲 必须采用适当的时钟系统 用来等待信号到达稳态时才采样数据 通常设方程4.70中的w为 2πFknee Fknee的计算参见方程 1.1 本节要点 Ÿ 传输线的源阻抗和负载阻抗使其性能下降 Ÿ 传输线的频率响应为 Ÿ 过冲和振铃仅在信号传输延时大于信号上升时间时出现 Ÿ 消除反射的手段有 减小R2 终端匹配 和R1 串行匹配 Hx=1 或者确保线长足够短 使 4.4 特殊传输线 4.4.1 无匹配线 无匹配传输线的特点是源阻抗和负载阻抗都没有和传输线的特征阻抗相匹配 通常无匹配传 输线的负载阻抗都比其特征阻抗值高 源阻抗可能比特征阻抗高 也可能比特征阻抗低 不同值的 第159页 共346页 源阻抗使无匹配传输线表现出不同的特性 而在这两种情况中 tyw藏书 高速数字电路设计 负载阻抗都很高 可以认为 R2(w) 1 (见公式4.53) , T(w) 2 (见公式4.52 两种情况的不同之处在于R1(w)的符号和A(w)的 大小 4.4.1.1 低阻抗输出驱动无匹配传输线 象ECL电路或者大功率的TTL总线驱动器都可以认为是低阻抗的输出 在无匹配的情况下驱动 传输线 就是我们这一节要讨论的内容 我们可以画出这种传输线的单元阶跃响应 在这种情况下 电路的输入接受函数A(w)近似于 1 见公式4.50 传输函数T(w)近似于+2.0 见公式4.52 它们的乘积 初始阶跃输出 约等于 2.0V 由于反射系数R1(w) 见公式4.54)近似于-1 乘积R2R1将近似于-1 线路上的损耗使R1R2的 乘积略小于1 R1R2为负表示线上产生的后续反射信号有相反的符号 随着响应逐渐衰减 它会在 终值的附近来回摆动 两个相反符号的反射信号间隔时间最短为2次反射的时间 2个传输线来回 所以摆动的周期等于4倍的传输线时延 衰减时间可根据公式4.71算得 我们现在可以知道 阶跃响应在最开始会有近-100%的过冲 并以4倍的传输线时延为周期摆 动 衰减时间为确定值 由于没有直流负载 所以信号最终大小等于输入阶跃值 图4.20所示即为 这种阶跃响应 如果某个信号的上升时间小于在传输线上往返的总延时 则在输出端信号的过冲非常明显 从而在大多数TTL和CMOS逻辑的输入保护二极管上造成过量电流 过量电流从芯片的地引脚回 流 使地在内部参考地和外部地平面之间出现弹跳 在极端情况下 这种来自于低阻抗传输线的信 号过冲会破坏输入保护电路 4.4.1.2 高阻抗输出驱动无匹配传输线 没有经过缓冲的CMOS输出驱动传输线时 电路输入接受函数A(w)非常低 见公式4.50 而 传输函数T(w)近似于+2 见公式4.52 它们的乘积 即初始阶跃输出会很小 反射系数R1(w) 见公式4.54 接近+1 R2R1的乘积接近+1 线上存在的损耗使R1R2的乘积 略小于1 R1R2为正表示线上的后续反射信号有相同的符号 输出的波形必然单调的达到其最终值 信号的衰减时间 与输出信号的 建立时间相等 可由公式4.71给出 第160页 共346页 tyw藏书 高速数字电路设计 此时阶跃响应在最初较小 在确定的时间段之内 该时间段可以计算得到 建立 由于没有 直流负载阻抗 其最终值等于输入阶跃值 图4.21所示为这种阶跃响应 看起来非常象RC滤波的 响应 阶跃响应的建立时间段值与源阻抗和线上电容的乘积相近 因此把短的传输线看作集总参数 元素是很合适的 由于高阻无匹配传输线的阶跃响应与RC滤波的相似性 我们可以把传输线的输 入看做容性负载 4.4.2 传输线中点的容性负载 图4.22表示了一个电容接在传输线的中点 从左端进来的信号碰到电容后分为两部分 一部 分反射回去 另一部分通过 问题的棘手方面是反射系数是频率的函数 我们对反射信号的大小和通过的信号受到的影响 进行估计 分别进行处理 第161页 共346页 tyw藏书 高速数字电路设计 第162页 共346页 4.4.2.1 来自容性负载的信号反射 tyw藏书 高速数字电路设计 与其它的反射问题一起 我们尝试使用反射公式4.53 公式要求我们指明传输线和终端阻抗 现在我们用Z0表示传输线阻抗 对终端阻抗进行研究 图4.22上的传输线的左边部分到电容为止 线上总的终端负载等于电容与线上剩余输入阻抗的 并联电抗 在不知道右边部分终端的情况下 我们很难估计它的输入阻抗 那么 怎样才能算总的 终端负载呢 为了走出困境 首先假设我们研究的是低损耗线 不是RC的情况 进一步假设右手边的传 输线是末端终止的 它的输入阻抗是 Z0 = (L/C) 1/2 与频率无关 同样地 假设右手部分的线很 长 由远端反射回来的信号很迟才到达 不会对电容C的反射造成影响 另一方面, 假设右边的输 入阻抗等于Z0 现在我们可以将电容C和Z0的并联值ZL代入公式4.53 经过简化和整理 得出容性负载情况下 的反射系数 频率在 以上时几乎是全部反射 传输线工作频率不要超过fmax 频率在fmax以下时 反射系数会有 区别 它返回一个脉冲 与输入阶跃的派生相等 区别的常数等于-C(Z0/2) 如果数字拐点频率 可参考公式1.1对拐点频率的定义 小于fmax 可以估计反射脉冲的峰值 振幅 这里 DV = 输入电压步进值 P = 反射脉冲幅度 单位V Trise = 输入信号的上升时间 单位s C = 容性负载 单位F Z0 = 线路高频阻抗 (L/C) 1/2 4.4.2.2 容性负载对传输信号的影响 如上 假设两边的线都很长 对于短的持续时间 capacitor)等于Z0 = (L/C) 1/2 基于这种假设 我们可以计算传输系数 它们的有效阻抗 As seen by the 这是时间常数等于C(Z0/2)的低通滤波公式 阶跃响应10-90%上升时间的是时间常数的2.2倍. 或者 第163页 共346页 tyw藏书 高速数字电路设计 容性负载使通过信号的上升时间变大 用公式3.1可求得通过信号的上升时间.它将输入的上升 时间和电容的上升时间混合起来求输出的上升时间 本节和上一节的基本内容是 1 传输线的两个方向是否终止的 2 传输线的两个方向是否比上升沿长 低阻抗驱动器与负载电容连接太接近时 有效阻抗(如电容所示)变小 网络的最终结果是更 小的反射和更小的上升时间失真 4.4.3 等间隔的容性负载 图4.23所示的情况经常发生在宽总线形式时 特别是在存储卡上有大量单线存储模块阵列时 如SIMMs 容性负载等值并且均匀分布 如果上升沿的长度超出负载的间隔时 可以推出简化的电路特性 它告诉我们两点 (1) 传输线的有效阻抗减少 (2) 线上的传输延时增大 以上两条都严重影响高速信号总线的性能 4.4.3.1 均匀负载总线的阻抗特性 当上升沿与负载间隔有可比性或比它更小时 信号将按照公式4.73前后弹跳 对于足够小的 负载(小电容) 直接把各个负载的反射加起来可计算出总的反射脉冲高度 然而把反射相加是一 种最坏的操作 因为反射脉冲到达每个点的时间都是不一样的 二次和三次反射信号因为大大衰减而不足为计 第164页 共346页 对于上升沿长于负载间隔的 在上升沿单个电容的影响会均衡减弱 tyw藏书 高速数字电路设计 结果是 无论使用两倍 个数,电容值为一半的电容 还是按统一的英寸波法率来分布电容,其结果都是一样的 统一地分布电容是理解这个电路的关键 构造一条新的传输线模型 它和原始的模型相比 有相同的电感系数和每英寸阻抗值 但有 新的电容值 以总线长度的英寸值除总的负载电容得出每英寸负载电容值 然后把这个电容值加 到现存的传输线每英寸电容值之上得出新模型的电容值 这里 Cload = 负载电容 单位pF N = 负载个数 Length = 总线长度 单位in. Cline = 传输线容抗 单位pF/in. C’ = 新模型的电容值 单位pF/in. 现在运用这个模型 可以重新计算出传输线有效阻抗Zˊ 4.4.3.2 均匀负载总线的传输延迟 这里 C’ = 新模型的电容值 单位pF/in. L = 感抗 pH/in. 均匀负载总线的有效特征阻抗可以是非常的低 这使得驱动电路很难在总线上留下全值信号 就算是降低驱动电路的阻抗 还会有延时问题 问题归咎于传输线结构的分布电感 是不能避 免的 例4-2 均匀负载总线 Sam使用单线存储模块(SIMMs)构造一块在存储容量的板子 他计划用16 SIMMs 构成大容量 存储阵列 如图4.24所示 所有16 个SIMMs 的地址线都是由一端并行驱动 标为门A 这是每条线的关键参数 Cload = 50 pF N = 16 Length = 8 in. Cline = 2.9 pF/in. 先计算线上的有效电容 L = 7250 pH/in. 第165页 共346页 tyw藏书 高速数字电路设计 用新的值去重新表示Z0 和传输延时 总的传输延时为 最后一块SIMM 接收到地址信息的时间比第一块要晚6.9ns 这个偏差降低的存储器的定时容限 而且 终止值和驱动阻抗都变得出奇的低 可能的解决办法都要把SIMM地址总线分解为带动更小负载的多条总线 作为检查 Sam应该使用类似于图1.6的电路来测量总的线电容(Cˊ 长度) Sam也许需要比 图1.6更小的电阻来获得足够的电流使SIMM输入通过传输区域 4.4.4 直角弯曲布线 在图4.25的直拐角位置 有效传输线宽度增大 宽度的增大会产生不必要的寄生电容 拐角 处有如附加于传输线上的容性负载 我们可以把拐角的外角做成圆弧 保证固定的宽度 这可以降低信号反射量和对信号上升时 间的不良影响 一种更简单的能保证10GHz速度的方法是按图4.26进行拐角斜切 对拐角进行斜 切可能更容易 这要看布线软件 第166页 共346页 tyw藏书 高速数字电路设计 图4.25中阴影部分所示的负载电容粗略等于 这里 w = 线宽 单位in. er = 对空气的电磁渗透系数 Z0 = 高频特性阻抗 单位欧 C = 拐角的负载电容 单位pF 由公式4.76可推出带有这种块负载(lumped)的10-90%上升时间常数 事实上这是很微小的上升时间 对于上升时间小于100ps或者非常宽的线(在微波工程中很平 常), 这是可能是要予以考虑的 不要担心45度拐角 他们不会有问题 第七章将讨论过孔的影响 4.4.5 延迟线 第167页 共346页 若做成蜿蜒的形状 tyw藏书 高速数字电路设计 传输线可做为有的延时线 这可以解决在很快的翻转中与保持时间相关 的问题及其它数字定时问题 与外部延时元素相比 布线上的延时线是很便宜的 图4.27表示了有4.9ns输入输出延时的波形 图 4.28显示了延时线的布置 输入上升时间是 638ps 而输出上升时间是888ps 延时线一般会在一定程度上导致输入上升时间的增加 在这种 布置中 减少不同延时线的距离会使交叉耦合增大 从而导致上升时间进一步增加 如果进行一 下特殊的处理的话 上升时间可以控制在560ps内(是理想输入信号的阶跃响应的10-90% 上升沿时间) 为适应薄FR-4基板时而进行设计收缩时 应根据基板的厚度按比例缩小线的宽度 使阻抗常 数不变 你同样可以根据基板的厚度按比例缩小交叉布线的距离 这能提供相同的走线交叉耦合 并保持上升时间不变 减小宽度和厚度而保持交叉走线的距离常数能够降低交叉耦合并获得更好的 上升时间 环氧玻璃FR-4电路板材料的介质常数随温度而改变 在0-70 温度范围内总的变化约为20% 介质常数的改变导致FR-4电路板走线的延时随温度改变10% FR-4板上信号速度随温度的升高而降 低 第168页 共346页 本节要点 Ÿ 容性负载延长信号的上升时间 并使信号向上游反射 Ÿ 统一分布的容性负载降低传输线的有效阻抗和传输速度 Ÿ 可以把印制板走线做成小的延时线 tyw藏书 高速数字电路设计 4.5 传输线阻抗和传播延迟 传输线阻抗是导体的几何尺寸和分隔它们的材料的介电常数的函数 对于印制电路板的布线 最关键的因素是线宽与对地高度的比率 对于同轴电缆 最关键的 因素是中心导体直径与护套直径之比 而双绞线则是线直径与线间距离之比 对于所有的情况 阻抗都与介电常数的开方成反比 传送延时仅仅与介电常数有关 图4.29--4.35 说明了附录C中用于计算传输线参数的公式的使用 这些公式按传输线的种类而 分 分别对应同轴电缆 双绞线 微波传输带和带状线 附录中列出的针对微波传输带和带状线的传输结构的传输线公式是作者能找到的是可靠的公 式 它们来自于微波的文献并提供了原始的参考以便于你进一步的研究 公式中已经列出每条公式 准确度及为确保准确度各参数所在的变化范围 它有别于其它资料中常用的公式组 如Motorola MECL System design Handbook 由于ECL逻辑族的关系 Motorola在70年代普及了这个公式组. 现在我们把这公式组作为简单的公式组 简单的公式组的好处是应用方便 用计算器就可计算 它给出了走线高度大于0.020英寸 线 阻抗超出75欧姆的解答 公式第一次出现的时候 走线高度是0.020英寸 是正常值 现在电路的布线经常的高度为地以上0.005英寸 或者更小 在这么小的高度里 线的厚度的 影响变得很大 附录C的公式组可以准确地预计出线厚的影响 使用这些公式 我们可以预计铜的 重量从1-变为2-oz 是如何影响最终的阻抗值的 简单公式最明显的失效发生在低线阻抗的情形 当线宽超出其高度的7倍时 简单公式会出问 题 产生负的结果 这种影响出现在图4.32 中 如果你要使用低阻抗时钟分配线 (可能是20欧姆) 简单公式就用不了 4.5.1 传输线的参数控制 很明显 要精确控制阻抗 就需要对物理几何因素及介电常数进行精确控制 4.5.1.1 传输线阻抗的控制 根据公式4.53 传输线阻抗10%的误差会产生5%的反射 这很有用 只要给出反射失配的百 分比 将它乘2就得出特征阻抗与终止电阻的允许失配值 举个例子 10% 的反射允许有10%的特 征阻抗失配和10%的终止电阻误差 一般地 终止值越明确(可能2%) 对阻抗变化的允许量就越 大 第169页 共346页 tyw藏书 高速数字电路设计 对于同轴电缆和双绞线的情形 对线缆的阻抗不需要苛刻的要求 而印制电路板则是另一处 情况 明确了制作中的各种板上参数 设计者几乎可以对阻抗的变化进行任意的控制 第170页 共346页 tyw藏书 高速数字电路设计 不要指定过于严格的允许量 需要额外的工作去满足严格的指标 因为需要额外的测试 导 致低产出 及其它生产问题 (看章节4.5.1.4) 4.5.1.2 物理尺寸对阻抗的影响 在大多数的传输阻抗公式中 物理尺寸都作为自然对数的参数出现 对数函数变化缓慢 意 思是物理尺寸变化只会对阻抗产生很小的影响 这是对我们有利的 阻抗对物理尺寸变化的灵敏度较低 “灵敏度”是定义为单位的线宽变化引起的阻抗变化 log-log图直接显示了灵敏度 log-log图中标出的任何一个函数的斜率等于这个函数对其参数的敏 感度 斜率等于1表示函数与输入成正比 输入变化1%使输出也变化1% 斜率为1/2表示函数与 参数的平方根成正比 输入1%的变化导致输出的0.5%的变化 第171页 共346页 tyw藏书 高速数字电路设计 第172页 共346页 tyw藏书 高速数字电路设计 对于关键的应用 设计一个双流向的构造环 你能够尝试一个受控阻抗设计并针对二次传递中 不可避免的寄生影响进行调整 对一次传递板进行微细的分区以确定制作过程是否准确地复制了你 的设计 把这个数据和高频绝缘测试及对板上走线的阻抗测量综合起来 判断设计是否需要更改 第173页 共346页 tyw藏书 高速数字电路设计 4.5.1.3 有效介电常数 所有传输速率的公式与介电常数的有效平方根成反比 有效介电常数有时候很难确定 例如 在同轴电缆中 所有的电气元素都在电缆内 处于外壳与中心导体之间 有效介电常 数就是绝缘层材料的介电常数 在绕得较松的双绞线中 或者说线距与直径之比较大的双绞线中 电磁场以扫描曲线的方式 存在于导体之间的空气中 有效介电常数是对空气的相对介电常数和对绝缘材料的相对介电常数的 平均值 第174页 共346页 tyw藏书 高速数字电路设计 扁平带状电缆特别容易受到这种影响 在邻近有导线的情况下 导体由绝缘材料完全包裹着 的厚电缆有与绝缘材料相近的有效介电常数 邻近没有导线情况下 用于计算的有效介电常数实 际上是一致的 电磁场的绝大部分分布在绝缘体之外的空气中 有些带状电缆生产商用扁 硬 薄的材料来支撑导线 但没有对它进行包裹 在薄的带状线 表面上会出现不均匀 由于大部分的材料是处于空气中 与厚的绝缘电缆相比 它有更低的有效 介电常数 因而有更高的传输速率 绝缘介电常数随温度而改变 在0--70 温度变化范围内 FR-4环氧玻璃电路板材料的介电常 数有20%的变化 设计用于同轴电缆的绝缘体随温度的变化要比它小 4.5.1.4 合理的加工公差 对印制电路板 加工公差由基体材料及加工板子的蚀刻和电镀工艺决定 常用的FR-4基体材 料加工时的环氧/玻璃比可以有所变化 印制电路板的制造商可以通过购买高质量 低公差的基体 材料来控制这些参数 4.5 0.1的公差要求是合理的 相对介电常数随频率而改变 低频时 50% resin FR-4 的相对介电常数是4.7 1MHz时降到4.5 1GHz时是4.35 介电常数的典型测试频率是 1MHz 做介电常数测试时一定要指明测试频率 计算阻抗时 使用电路的数字拐点频率处的介电 常数 FR-4的相对介电常数随温度产生很大的变化 如果这个因素对你很重要 可以考虑使用陶瓷 或Teflon作为基体以获得稳定的绝缘性质 第175页 共346页 tyw藏书 高速数字电路设计 军 用 标 准 MIL-STD-275, “Printed Wiring for Electronic Equipment ” 及 相 关 的 商 业 标 准 IPC-ML-950 “Performance Specifications for Rigid Multi-layer Printed Boards” 都建立了机械及 电气公差的方针 军用标准根据加工的难度提出了板的三种等级 优选 标准 低的可生产性 (reduced producibility) (军事专家提出的概念) 商用标准则根据应用提出了板的三种等级 消费品 一般 高可靠 军用标准允许的线宽公差主要是看制作的工艺 用于板子中间层的简单蚀刻工艺获得最好的 公差 电路板外层所需的附加电镀工艺会给线的几何尺寸带来不确定性 对于任一层 铜层越薄 对尺寸的控制就越好 但降低了导线携带电流的能力 表4.2所列的外层2-oz铜重量的公差是最差 的情况 外层用1 盎司的铜会好一点 为理解典型公差 军用方针是很好的入门点 与电路板的加工商一道 弄清它们的加工能力 并 要问清楚要花多少钱 4.5.1.5 传输线参数的软件计算 大部分数字工程师根据以下的简单公式 用于制作一批电路板 然后根据需要对线宽和线间 距进行调整 为了更高的准确度 应使用附录C列出的更为复杂的公式 为了你的方便 其中所有的公式 都已经在MathCAD中实现 他们可以从作者那里得到 为你节省时间 请看书后的订货单 第176页 共346页 如果你需要在制作电路板前对特征阻抗和串扰有更准确的预计 tyw藏书 高速数字电路设计 那么你需要一个更复杂的计 算模型 在出版的时候 下面的公司提供了精心制作的软件包用于计算特征阻抗和串扰 4.5.2 同轴电缆的计算公式 见图4.29 内层导体直径 d1 内部护套表面直径 d2(d2>d1) 有效相对介电常数 ec 阻抗 传输延时(ns/in.) (对于硬核电缆 它等于绝缘材料的介电常数 对于泡沫核 螺旋盘缠或者带有大量空气的 其它内核 有效相对介电常数要小一些) 4.5.3 双绞线的计算公式 导体直径 d 导线中心距 s (s>d) 有效相对介电常数 ec (对于导线中心距较大的 介电常数等于1 对于两条线的绝缘体相接触的 使用绝缘材料的介 电常数) 阻抗(欧姆) 传输延时(ps/in.) 第177页 共346页 4.5.4 微带线的计算公式 tyw藏书 高速数字电路设计 图4.31-4.32中描绘的值是由附录C中的精确公式计算出来的 下面的简单公式可以推出合理的 近似值 图4.32包含了对简单公式和精确公式的比较 地上高度(in.) h 线宽(in.) w 线厚(in.) t 基体相对介电常数 ec (简单公式考虑了电介质在基体和空气间是如何分离的 降低了在基体相对介电常数下的有效 介电常数 在这里输入基体的相对介电常数) 只对窄微波传输带 当 0.1 < w/h < 2.0 和1 < ec < 15 时, 使用以下公式 阻抗(W) 传输延时(ps/in.) 4.5.5 带状线的计算公式 图4.33-4.35中描绘的值是用附录C中的公式计算的 下面的简单公式可以推出它们的近似值. 图4.34中包含了对简单阻抗公式和附录C中公式的比较 对地的分隔距离(in.) b 线宽(in.) w 线厚(in.) t 有效相对介电常数 ec (与周围介质的相对介电常数相等) 对于窄的带状线 当 w/b < 0.35 和 t/b < 0.25 时使用以下公式 阻抗(W) 传输延时(ps/in.) 本节要点 Ÿ 对于印制电路板的走线 最重要的几何因素是线宽与布线对地层高度的比例 Ÿ 对反射量倍增一倍找出特征阻抗与终止电阻之间允许的失配值 第178页 共346页 Ÿ 物理尺寸上大的变化只会对最终的阻抗造成小的影响 Ÿ log-log图上任何函数的斜率等于该函数对参数的敏感度 Ÿ 所有传输速率的公式与介电常数的有效平方根成反比 tyw藏书 高速数字电路设计 第179页 共346页 第 5 章 地平面和层堆积 tyw藏书 高速数字电路设计 摘要 在高速数字系统中 地和电源平面主要有三个重要的作用 1) 对数字交换信号提供稳定的参考电压 2) 对所有逻辑器件发散功耗 3) 在信号间控制串扰 这一章重点放在信号的串扰 5.1-5.6节中分析假定是比较短的路径 相互感应系数的分析 是恰当的 5.7节分析长路径 我们将连接分成前向和后向部分 5.8节总结了为防止串扰 如何设 计好的印制板的几条规律 这一章的公式只是在一定程度上是精确的 为了更好地应用这些公式 我们必须建立一些 模型 许多是很容易用铜线和线路板建起来的 这些公式很好地显示了电磁波是如何影响物理信号 的变化的 如串扰如果高达30% 公式就会显示它是如何进一步影响路径的 但是它不能精确地描 述对任何部分作用的绝对值 5.1 高速电流在最少的感应系数路径流动 High Speed Current Follows the Path for Least Inductance) 在低速电路中 电流经过最小电阻的路径 可参考图5.1 低速电流从A到B通过地平面回 到驱动源 回来的电流所经过的面积是很大的 电流密度依赖于所经过路径的 电导 在高速电路中 所给定路径的感应系数远远重要于电阻 高速电流返回的路径依赖于感应 系数而不是电阻 最低感应系数路径在信号导体的正下方 在去和回来之间有最小的环回面积 返 回信号趋向于走这一条路径 如图5.2 第180页 共346页 tyw藏书 高速数字电路设计 图5.3代表在典型印制板中交叉面的返回电流的分布情况 电流密度的峰值在路径的正下 方 而向两边迅速减小 在距离信号路径D处的返回电流密度是 电流分布公式5.1平衡了两个相反的力量 如果电流被拉的更紧 那将会有更大的感应系数 (表面电线比平面有更大的感应系数) 如果电流在离信号更远的地方传输 那么在来回的环回面积 第181页 共346页 tyw藏书 高速数字电路设计 会增大 相应的感应系数也会增大 公式5.1是描述在理想情况最小环回面积下电流密度的分布情 况 电流分布也将贮存在信号线周围的电磁场能量减少到最小 本节要点 Ÿ 高速电流在最小感应系数的路径中流动 Ÿ 返回信号电流靠近信号导体 随着距离的增加成平方的衰减 5.2 固定地平面的串扰(Crosstalk in Solid Ground Places) 在两个导体之间的串扰依赖于它们之间的感应系数和电容 通常在数字电路中 电感串扰 大于电容串扰 因此我们主要讨论电感串扰的几种机制 这个理论在1.10讨论过 主要是说返回信号电流会产生电磁场 而电磁场又会在其它回路 中产生电压 因为返回电流密度和它相关的本地电磁场强度根据公式5.1下降 我们假设互感系数串扰也 会因移动两条路径而下降 如图5.4所描述 这里我们将串扰表达成一个测量噪音电压的比率 系数K依赖于电路的上升时间和接口路 径的长度 它总是小于1 我们可以做一个试验来验证这个假设 在图5.5中路径长26in.间隔0.080in. 它们位于单个平 面上 地平面是一块铜皮位于线路下面 它们之间是已知厚度的电介质 这样我们可以同时改变地 平面上驱动和接收路径的高度 在这个问题中我们要注意D/H 它比绝对尺寸更重要 它可以测量 串扰 通过改变高度 我们可以控制D/H 第182页 共346页 tyw藏书 高速数字电路设计 图5.6描述各个步骤的情况 在D点 输入3.5V 平面间的距离为0.010 0.020 0.030 0.040 0.050 最后的路径(最大噪音脉冲)是在没有地平面的情况下取得 第183页 共346页 tyw藏书 高速数字电路设计 图5.7将这些测量数据汇总成一张表 显示了相互感应系数作为D/H的功能 面积通常用来 测量相互的结合 这在1.8节已经解释过 通过测量面积我们可以得到驱动波在面对高环路感应系 数时逐渐下降的趋势 这个效果显示出噪音区在高结合因素作为噪音脉冲的长度表示 本节要点 Ÿ 返回信号电流产生电磁场 电磁场反过来在另外电路上产生电压 Ÿ 邻近路径产生的噪音随着距离的增加而成平方下降 5.3 窄条地平面的串扰(Crosstalk in Slotted Ground Places) 在图5.8中描述的情况是一个典型的布线错误 被称作是地槽 这是因为在地平面上留了一 个长长的槽并且把信号线放在槽里引起的 如果路径垂直经过地槽那么会对路径增加感应系数 增 加串扰 这是不允许的 第184页 共346页 tyw藏书 高速数字电路设计 地槽也会发生在高密度布线层上 当地平面经过连接器的管脚时会因为管脚太大而使地平面 不连续 所以在设计中要保证地平面在所有管脚处的连续 如图5.9所示 第185页 共346页 tyw藏书 高速数字电路设计 在图5.8中 返回电流不能直接从A-B下面走 它转移到地槽的周围 转移电流使环路增 大 动态地增加信号的感应系数 它降低了在B点接收信号的上升时间 转移电流同样加重了 C-D间的环路电流通路 重叠的部分导致A-B和C-D间的感应系数 A-B间的感应系数是 不管地槽多么窄 都会引起电流在槽边缘的分流 对感应系数的增加的效果是一样的 如 果路径通过地槽的一端 引起的效果会小一些 槽如果比路径小几乎不会引起系数的增加 槽接近 但是没有重叠对其影响也很小 上升时间的降低是由感应系数的变化引起的 依赖于终端的条件 最坏的情况是通过长线 源端的阻抗是Z0 结果10-90%的上升时间是这样的 将它与自然信号结合起来是 第186页 共346页 对于短线驱动大电容 10-90%的上升时间是 tyw藏书 高速数字电路设计 这样电路可能振铃 这个电路的Q是 Rs是驱动源的电阻 当Q比1大的多的时候 电路就振铃 当Q接近1时 上升时间如公式 5.6所表示的 当Q小于1时 上升时间比公式5.6表示的小 如果第二条路径接近第一条路径也和地槽相交叉 那么它们的相互感应系数是Lm 第一 条路径的感应系数仍是如公式5.3所述的L 如果第二条路径靠近地槽的末端 那么它们的相互感应 系数随着距离的增加而成线性降低 两条路径的相互影响的电压可从以下公式得出 对于长路径 可以用以下公式表示 对于短路径 并且驱动大容量电容 可用以下公式表示 公式5.4-5.10可很好地用在由于地平面的不好而引起的变化 本节要点 Ÿ 地槽引起不需要的感应系数 Ÿ 感应系数在边缘处减小 Ÿ 地槽产生相互串扰 5.4 交叉开口地平面的串扰(Crosstalk in Cross-hatched Ground Places) 第187页 共346页 tyw藏书 高速数字电路设计 如下图5.10设计电源和地栅格可以节约板面积 但是增加了相互感应系数 这种技术不需 要分开的地和电源平面 可以和地或电源平面一样将普通信号在同一平面相连接 这对小的低速的 CMOS和TTL信号是合适的 但对高速逻辑信号不能提供合适的地平面 在地栅格方案中 地线在板的底层呈水平面分布 电源线在板的顶层呈垂直面分布 在每 个交叉位置上有一个旁路电容 这样形成一个交叉开口图形 电流可从源端沿地或电源线很好地等 同返回 在这个系统中用的电容必须非常好 因为有些电流在返回驱动门时要经过几个旁路电容 这种交叉结构给地或电源平面其他信号预留了很大的空间 在完成了地和电源连接后 在 垂直和水平方向仍有通道可走其它信号 这非常适合必须使用双层板的情况 一种相关的结构叫做交叉开口地平面 这种结构全部地走线放在一个平面上 由垂直和水 平的路径覆盖在板上 这种交叉开口的地平面只和地相连接 其它信号不能放在这一层上 这种交叉开口地平面有利于在薄板上应用高阻抗传送结构 有时候在薄的电介质中需要在 窄面上有令人满意的阻抗 因为太小不能提供可靠的结构 在这种情况下 将交叉开口地平面结构 蚀刻到地平面上可以增加串联阻抗和降低容值 这样增加了线路的特性阻抗 除非控制阻抗线沿着 开口方向45度走 否则不能应用在交叉开口地平面上 开口必须比接近工作的上升沿小的多 这两种方案都会比固定的地平面产生比较多的相互感应系数 问题是 设计的电路是否可 以在这样的互感中工作 第188页 共346页 tyw藏书 高速数字电路设计 首先估计一下单路通过交叉开的地平面所产生的自感应系数 这也可以应用到电源和地栅 格中 如果路径离交叉开口面近一些 那么阻抗会小一些 如果交叉开口结构比路径小或小的多 的情况下 几乎不起作用 如果第一条路径紧靠第一条路径也经过同样的交叉开口面 这两条路径紧紧联系在一起 他们的互感是LM 第一条路径的感抗仍然是L 如果第二条路径偏移第二条路径相当的距离D 他们的互感随着距离的增加而减少如下 式 这里用交叉开口的尺寸X来替代H 应用5.3节的公式可以根据互感和自感来计算上升时间的降低和串扰电压 本节要点 Ÿ 如果必须使用两层 那么使用电源和地栅格系统 5.5 电源和地指 FINGERS 的串扰(Crosstalk with Power and Ground Fingers) 如图5.11中所设计的电源和地指象电源和地栅格一样 允许有一些互感并可节约更多的面 积 这种老的设计出现在美国通信委员会管理放射性指导以前的旧的计算机设备上 也应用在廉价 的电线折叠框架中 现在不要用它 第189页 共346页 tyw藏书 高速数字电路设计 电源和地指技术只工作在速度非常低的小的逻辑电路中 它的主要优点是可以将电源和地 线放在一层上 将其它信号放在另一层上 在电源和地指方案中 地线在板的右边 电源线在左边 如果需要这些线从左向右延伸 就像指或梯子一样 内部集成线路包跨在这些横栏中 和电源和地线有很短的接触 在邻近的电源和地之间有 旁路电容 这个方案的问题是 如果信号要返回源端 必须经过所有板的边沿 这种情况大大地增加 了互感和自感 如果你必须使用两层板子 那么请使用5.4节所说的电源和地栅格 如果必须使用电源和地 指 那么请先建立一个样板 测量路径之间的互感 考虑一下这样电路是否可以工作 它可以工作 在非常低的CMOS逻辑和老的LS TTL中 但是不能应用到任何速度快的逻辑中 再者这个电路不 只是影响功能问题 从开口的电路环中辐射出的电磁波注定通不过FCC的测试试验 下面是计算环路感应系数的公式 第190页 共346页 tyw藏书 高速数字电路设计 注意线的宽度几乎对总的感应系数没有多大的效果 宽的地线也没有多少帮助 需要的是 一个小的网状地线覆盖在线路板的表面 如果路径偏离到一边 那么感应系数可能会小一些 因为返回的电流经过板的边缘 那么电磁波就会无处不在 如果有第二条线进入这个磁 场 就会将两条线路紧紧捆在一起 两条路径之间的互感系数LM几乎与5.13式的自感系数一样 并 不随距离的改变而有所变化 应用L和LM来计算上升时间的降低和串扰电压 本节要点 Ÿ 对于高速逻辑信号 避免使用地指结构 5.6 保护路径(Groud Traces) 保护路径在模拟电路中应用非常广泛 在音频中 双层板没有固定的地平面 在敏感信号 两边加上两条互相平行的地线可大大降低串扰 在数字世界中 固定的地平面为地保护线提供了大量的益处 在这之后 保护线提供了附 加的作用 作为规律 在微波传送之间的耦合因为插入第三根线 这根线在两头由地线包着 而分成 两部分 如果这第三根线频繁地穿过地平面 那么他们之间的耦合也会分为两部分 如果有多于一 个的地平面 这样在需要保护的线两端用地保护 而不要在中间 在数字问题中 如果两条线分开的足够大以致于可以放上一根保护线 那么这根保护线是 不需要的 因为它们之间的耦合已经足够小了 看例5.1 第191页 共346页 tyw藏书 高速数字电路设计 多大的串扰算太大呢 在模拟系统中 高功率的信号如果要穿过低压值的输入时 系统需 要很强的免疫力 在不同种类的逻辑电路混合的数字系统对串扰是敏感的 如当高电压值的信号如 TTL与低电压值如ECL靠近时 对于同类数字系统 串扰值介于相邻线的1 3%是好的 这是基于这样的假设 存在一个 固定的地平面 每根线只和相邻的线相互影响 当使用开口或者指地系统时 很多线相互作用 我 们必须在考虑固定信号的串扰前 将各种串扰之和考虑进去 图5.13显示了一个典型的地线的应用 源端发出一个已知电压的步伐沿着路径A 串扰信号 可以从路径B或C中收到 路径大约是26英寸 特性阻抗是50欧 第192页 共346页 tyw藏书 高速数字电路设计 对于微波系统中不同的步伐效果列在图5.14 大的脉冲的位于线A和B之间的串扰 C不连 接 中间的脉冲的位于线A和C之间的串扰 B不连接 它比A和B之间小4倍 如公式5.2预测 的那样 B两端和地相连接 我们从A和C之间得到最小的耦合 这大约是中间的一半 这是地线 的效果 第193页 共346页 tyw藏书 高速数字电路设计 本节要点 Ÿ 固定的地平面对需要地保护的线起到大部分的作用 5.7 近端和远端串扰(Near-end and Far-end Crosstalk) 在5.1 5.6节使用的串扰例子都是应用混合电路 LUMPED CURCUIT 分析 这种互感 耦合模式可以很好地工作在许多耦合问题上 但是不适宜长线 这节主要讲述了两根长距离传输线之间的耦合问题 包括相互感应系数和相互容感系数 5.7.1 感应耦合机制(Inductive Coupling Mechanism) 在这一节中我们只考虑感应耦合 在5.7.2节考虑相互容感耦合 对这种情况 B.L.Hart提 出了一种更加数学化的描述 在图5.15描述了一种典型的串扰位置 系统的末端标志近和远 就像在长线串扰所使用的 语言一样 线A B运载了一种信号 它产生的电磁场在线C D产生电压 电磁耦合 互感 通常就 像变压器一样 因为互感的分区的 它就像连接在两根线之间的连续变压器一样 假设耦合是很小的 最好是这样 变压器不会对A向B端传送的信号产生很大的影响 当电压值从A传到B时 在每个耦合变压器一个相互作用的小的标志出现在邻接的线上 每个标志 在线C D上向前或向后传播 这时 让我们考虑由变压器K引起的标志 当从A到达这一点时 通过变压器K变化电流产 生了一个瞬间电压 如图5.15所示 这个标志是由感应器K电流变化产生的 第194页 共346页 tyw藏书 高速数字电路设计 这个变压器在线C D上产生电压标志 正负极如标志所示 所感兴趣的事是正极在变压器 两边是不同的 正的标志沿着线C D向左传播 负的标志沿着线C D向右传播 在图5.16中反射图中显示全部变压器产生的标志汇合成一个奇怪的现象 负的标志同时到 达远端 而正的标志在不同的时间到达近端 总的时间是2TP 让我们研究一下向前的总的串扰效果 每个标志传播以降低输入信号和产生互感LM 因为 向前的标志同时到达远端 总的大小在两线之间产生总的互感 如果线增长 那么总的互感和串扰 也会增大 反方向的互感是不同 总的耦合量和向前传播的一样 但是它是在2TP时间传到的 在实际 中 总的反方向标志平滑地传播到反方向耦合的连续点 理想的由互感耦合所产生的步伐是由图 5.17所显示的方形功能 如果线延长 总的互感会增加的 反方向的耦合会在持续上增大但不会在高度上变化 第195页 共346页 tyw藏书 高速数字电路设计 5.7.2 容感耦合方式(Capacitive Coupling Mechanism) 容感耦合几乎和互感是一样的 不同的是耦合的正极上 在图5.15中 当电压穿过一个互 容时 在相邻线上产生了一个小的干涉标志 每个标志在线C D上向前后传播 容感耦合的极性是向前或向后的正极 .还有 他们的行为几乎和互感一样 向前耦合的容 感也水线消弱了输入信号 随着线距离的增长而增大 它极性是正极 这和向前的互感耦合相反 向后的容感和向前的一样 但是它传播的时间大于2TP 在容感耦合中理想的反方向步调反应如图 5.18所示 第196页 共346页 tyw藏书 高速数字电路设计 5.7.3 相互感抗和相互容感的结合(Combining Mutual Inductive and Mutual Cappacitive Coupling) 在平常的条件下 在固定的地平面上 容抗和感抗串扰电压是一个数量级 向前串扰构成 消除了 同时向后的串扰构成增加了 带状线路很好地显示了容抗和感抗的平衡并且有小的向前耦合的总体效果 对串扰有影响 的微波传输大部分从空气中传送而不从介质中传送 在某种程度上容抗比感抗小 产生了一种小的 负的向前耦合总体效果 通过一个长条的开口的或者其它相互作用的地平面 感抗串扰成分比容抗大 并且向前的 串扰是大的负值的 向前的串扰永远不会比向后的大 5.7.4 近端串扰怎样变成远端问题(How Near-end Crosstalk Becomes a Far-end Problem) 在图5.15中 向前和向后的耦合信号是不同的 每个信号传播到C D端在末端是有区别 的 在实际应用中与模式是不同的 在数字应用中是没有源端的 在图5.19中连接到左端的设备是 一个低阻抗驱动器 像其他信号一样 当反向串扰碰到驱动器后反射 这个反射的效果对于低阻抗 驱动器来说几乎是 1 这使反向耦合从正极改变为负极 返回到远端 在远端D看到的信号是在C点向后耦合的信号的复制品 只是由于传输而延迟了 因为向前 耦合的感抗和容抗相互抵消 当与较大的后向耦合放在一起 向前耦合几乎的看不到的. 当我们 在图5.20所定义的那样测量串扰时 我们实际上是测的是后向耦合 第197页 共346页 tyw藏书 高速数字电路设计 例5.2 反射的后向串扰 图5.20显示了测试的建立 它在图5.21中产生了反向串扰 脉冲产生器驱动线A B 电压 是2.5V 上升时间是880ps 在A点测试出现在图5.21 度量是1V/分割数 第198页 共346页 在D和F点的串扰连接到通常的同轴探针上在图5.21 长的 并且末端阻抗是50欧 两个串扰信号在初始化上升沿后4.5ns一起开始 tyw藏书 高速数字电路设计 度量是50mV/分割数 全部探针是等 两个信号持续时间是9ns 是负极 在D和F点测量的串扰信号是 串扰比率 输出和输入之比 用式5.2检测出的比率是 5.7.5在两根线的串扰特性(Characterizing Crosstalk Between Two Lines) 向前串扰和驱动信号的导数和线的长度成比例 比例系数依赖于感抗和容抗之间的平衡 一旦我们测到已知信号的比率 对于其它信号的反映模式就微不足道 对于上升沿快的后向串扰模式同样简单 后向耦合看起来像方形脉冲 上升和下降时间和 输入信号有关高度正比于驱动信号大小 后向耦合系数是由线长和其它物理系数决定的 持续长度 为2TP 对于上升沿慢的后向串扰信号有一点麻烦 一旦我们测量了快上升沿的后向耦合 那么对 于任何输入信号可从下面得到 第199页 共346页 tyw藏书 高速数字电路设计 对于那些长于一半上升时间的线来说 后向耦合有足够的时间来建立起其全部值 对于这 可用下式 对于那些短于一半上升时间的线来说 后向耦合蔓延起来又落下去了 不会达到固定的最 大值 5.7.6 使用一系列端点来降低串扰(Using Series Terminations to Reduce Crosstalk) 一系列端点降低了远端的反向串扰 削弱了末端的返回反射信号 反向耦合信号又会再次 指向远端 使用双端削弱了反向串扰的噪音源 从总体来说是好的 通过结合一系列末端点来降低耦合 让我们使用一系列的并行总线 这比其它好 本节要点 Ÿ 考虑到长的传输线 通过固定的地平面 感抗容抗是等同的 前向串扰取消了 后向串 扰增强了 Ÿ 通过一个长条的或者是不完整的地平面 感抗耦合大于容抗 使前向串扰大而且是负 的 Ÿ 前向信号正比于输入信号的降低和线的长度 Ÿ 后向耦合看起来像一个方形的脉冲 有固定的高度 持续时间为2TP 对于短线 后向耦合 不能达到它的满值 Ÿ 后向串扰 碰到低阻抗的驱动器后 向远端反射 5.8 印制板层数是怎样堆积的(How to Stack Printed Circuit Board Layers) 印制板层数的堆积详细说明了线路板层数的安排 它特别说明了地平面和电源平面 衬层 的电介质常数和层数的空间距离 当安排层数的堆积时也应该考虑路径尺寸的要求和相互之间的距 第200页 共346页 tyw藏书 高速数字电路设计 离 制造和层数堆积的紧紧相关的 设计和线路越密 花费的成本越大 这一节就讲述了几个 常用的设计层数的指导准则 5.8.1 电源和地设计(Power and Ground Planning) 首先设计电源和地平面 先考虑信号的上升时间 信号的数目和线路板的物理尺寸 在物 理尺寸中 估计一下线路的宽度 宽度的假设不再这个阶段评论 再者 估计一下使用固定平面 开口 和指平面模式的自感和互感 在这一点上 通常来 说哪种模式适合哪种设计是清楚的 记住对于地指方式所有的线都是相互作用的 对于开口模式沿 着开口栅格和线是相互作用的 对于地平面模式只有相邻的线是相互作用的 如果你要使用一个固定的地平面 那么地平面和电源平面的成双的 在层堆积中 对称的 固定平面可以预防在线路板上弯曲 如果一个平面的线路板 偏离一边时会弯曲的很明显 和地平面一样 电源平面也可以应用在低阻抗的信号返回路径 假如有足够多的旁路电 容 那么电源平面传输会和地平面一样好 在一个电源面和地平面或者两个电源平面带状传输线也 可以工作 5.8.2 底板(Chassis Layer) 有时候 你可能会在数字系统外运行一个信号 对于这可以应用一个低速的或控制上升时 间的驱动器 它可以降低辐射 如果驱动器的地平面和数字地相连接 那么驱动器的输出就会是原来打算的输出加上数字 地平面的噪声 如图5.22中所示 第201页 共346页 tyw藏书 高速数字电路设计 对于高频噪音电压数字逻辑地是众所周知的不好 地平面上运载着由于返回信号穿过他们 自己的自感而引起的波动电压 这些高频的波动电压太小了而不会造成数字电路的麻烦 但是超出 了FCC的范围 通常会在FCC实验中失败 没有其他假设的话 控制上升时间驱动器可拾起地噪音并传播到底板外面 一种解决办法是在堆积层再加一层底层 紧靠着地平面 在两层间给出了一个紧紧的容感 耦合 在高频中 这两层被有效地捆在一起 在靠近控制时间上升的驱动器的连续轴上底层可通过 上螺钉或焊接到其他方法和外面的底层相接 在高频中 对于底层我们有效的缩短了地平面 这减 少了地平面的噪音 也减少了由控制上升时间驱动器所输出到外面的噪音 通常电容不会起到缩短底层和数字地的作用 因为他们有很多的导线阻抗 只有在数字地 和底层之间有大的宽的平行的平面才会有足够小的阻抗才会起到作用 在低频中 虽然有底层 但是有数字逻辑和外面底层中仍然有电隔离区 这对于安全或其 他情况应该考虑 如果这个隔离不太要紧 只要简单地把数字逻辑地直接和底层相连接而不需经过 一个分离的底层 在靠近控制时间上升的驱动器的连续轴上底层可通过上螺钉或焊接到其他方法和 外面的底层相接 当使用一个底层时 要在堆积层中使用其它平面以达到平衡 处于机械考虑 通常在堆积 层使用对称的安排 5.8.3 选择线径尺寸(Selecting Trace Dimentions) 将线紧紧地挤在一起会增加线的密度 非常密的设计可以减少板的层数 因为线路板的成 本和层数是有关系的 如同板的面积 我们总是趋向于使用紧少的层数 小的更密的空间也会产生更多的串扰和使用少的电源处理电容 这种交易往往在低成本的 设计中使用 让我们先考虑电容 因为它对于抑制是最简单的 印制板上的电源处理电容主要依赖于它 的横截面和温度的上升 对于给定的横截面 路径温度的上升大约正比于电源的散发 大的温升是 不可靠的也会使数字电路升温 在数字电路中可以考虑的上升温度是10度 图5.23显示了电源处理电容和温度的关系 水平轴测量横截面单位是英寸的平方 纵轴显 示在给定的温度下路径允许的电流 例在温度上升10度时 0.010英寸宽0.00135英寸厚可安全通过 第202页 共346页 750MA的电流 tyw藏书 高速数字电路设计 除了大的电源分配总线电源是没有限制的 在薄胶片技术中 它有很小的路径交叉平面 它会有更宽的应用 加热极限会有更普遍的应用 从制造过程中会在路径得到另一个低边 表5.1列出不同产品过程中最小的路径宽度 采取任何措施都会使生产降低 成本上升 就象要达到最小路径宽度一样 这个原因阻止了许多设 计者使用最小线径尺寸 第203页 共346页 tyw藏书 高速数字电路设计 其它原因趋向于增加线径宽度 单纯地控制蚀刻会引起线径宽度的变化 在低的线径宽度 上 线径宽度的百分数变化 它引起阻抗的变化可能是不能接收的 精确的阻抗的控制可能会使线 径的宽度大于最小可达到的宽度 使用在附录C中的公式会发现线径宽度和充足的高度大大超出宽度的变化和层的高度 阻 抗的分布在设计之内 记住你必须预留一部分阻抗以满足层数介电常数的变化 考虑到功耗 成本和可忍受的阻抗常常驱使选择一定的线宽 给定宽度 阻抗就会决定层 的高度 使用串扰公式 看5.7.5和公式5.2 设计相邻线径间最小的空间 这个数叫做间距 线之 间的距离叫做线的分离距离 总的分离距离和线径宽度等于间距 本节要点 Ÿ 线的密度越高 成本越大 Ÿ 印制板的成本和层数 表面积成正比 Ÿ 先设计电源和地平面 Ÿ 由于机械的原因 在设计中对称地使用电源和地平面 Ÿ 更小更近的线径产生更多的串扰 5.8.4 路径密度对比层数(Routing Density Versus Number of Routing Layers) 对于更多的层数 我们可以将路径拉的更远一些 这使路径简单一些并降低了串扰问题 多层印制板的成本正比于层数和表面积的乘积 会有更多的成本 对于少的层数 我们必须使用窄 的路径 这可能会有额外的成本 而且我们会有增加串扰的风险 估计最小层数的成本是一项经验和估计工作 中心工作是估计在一定的线路板上估计线的 间距数N 再结合层数M 我们就可以知道板的成本和串扰的模式 间距数可以从线的密度得到 一个有用的线径密度模式叫RENT 规则 RENT注意到当一个大的板子分成四部分 显示出一半 路径在部分之间走线 一半在部分之内走线 如果更细分得到同样的效果 如果在部分之间走线 我们假定线的平均长度等于部分之间的空间 我们得到平均线的长度等于3/8板的边 得到线的平 均长度和线的数目 我们可以计算出线占板的表面积的多少而不管间距数 这在公式5.27表现出 这表明在固定的层数M需求的路径N 当然如果我们有其它的信息 如大的总线或其它结构 我们也应用它 如果没有其它的 我们可以通过RENT规则计算出线的空间 第204页 共346页 tyw藏书 高速数字电路设计 例 在一个8in.*12in.的板子上有800相互交叉的路径 有4层 我们大约需要0.132in.的线空 间 这意味着如果板子被很多DIP穿孔覆盖 我们需要在几乎每个焊盘之间引一根线 不要在焊盘 之间占据1/2空间 在上面的例子中我们应该计划更多的层数或在两个焊盘之间使用双线 对于穿孔板从式5.27估计出的平均空间和需求是不同的 从串扰角度考虑是否需要在焊盘 之间走双线和三线 从式5.27估计出我们需要多少有用的线 内层可能比DIP板需要更多的空间 总的过孔数是不同的 但是过孔在设计中是更小的 因为IC针不需要接触它们 平均和最小的间距和表面层是相似的 在内部环氧电路板中针之间路径可达四条轨迹 但这会增加串扰的 通过增大芯片之间的距离可得到更大的路径空间 但是这增加了更大的表面积 许多设计 者趋向于增加层数 如果串扰有问题 必须保证层的积压路径只是适合于芯片的针之间 完成后马上恢复到原 样到达下一个芯片 这需要许多的手工调整 但是确实降低了串扰问题 好运的话 我们可以得到可以接收串扰的板子而不花费很大的成本 本节要点 Ÿ 在过孔之间不要覆盖一半的空间 Ÿ 其它方法失败后 用RENT规则来设计平均线长 5.8.5 规范的层堆积(Classic Layer Stacks) 图5.24 5.26显示出4 6 10规范的层堆积 这些层堆积应用在普通的环氧线路板上 在 10层以下 设计者通常加上地平面来隔离走线层 第205页 共346页 tyw藏书 高速数字电路设计 第206页 共346页 tyw藏书 高速数字电路设计 第207页 共346页 tyw藏书 高速数字电路设计 这些层在内嵌码盒的高速计算机产品中用的很多 如果打算通过FCC VDE 等其它电磁 辐射的试验 而不需要用很好焊接的码盒 这些简单的层堆积是不够的 在每个图中 每个水平和垂直路径涉及到在这一层的路径的方位 在每一层上路径在传统 上相互平行 每一层和下面的层成直角 很少有层和下一层成锐角或钝角 这提高了布线的效率 在图5.24 5.26中电源和地平面被标志成粗线 走线层显示出线的宽度和高度的比例 在下一层迭层过程中用到核和聚脂片 以下主要描述在建立线路码的过程中用到的通用过 程 如果你需要紧紧控制线径到地的空间你需要知道核和聚脂片层 建立多层过程开始于一系列在两面迭片上覆铜 表面层通过蚀刻变成内层 如果不处理就 会变成外层 这些内层就叫做核 相对层的距离依赖于原始迭层的厚度 这些核层堆积在一起 在 每层之间放一片预处理和环氧材料 这些在加热和处理过程中会融化 厚度由两层之间的距离决 定 预处理切割成硬的环氧层和核层有同样的介质常数 核和预处理交替进行 第208页 共346页 tyw藏书 高速数字电路设计 因为预处理是融化过程 所以路径会沉到融层下面 层的距离会因路径沉到融层的大小而改变 这 在精确处理中要考虑的 地平面不下沉 制造过程中有时将核层的一面变成外层 有时会覆上一层锡 有时会覆上固体铜 不蚀 刻 预处理后 就打钻孔和过孔 钻孔经过不同的铜层 焊盘穿过内层 但是在这一点没有电 连接 电镀层同时覆盖内层的孔和外表面 为节约材料和时间 许多制造商留出孔的边缘和外表 面路径 处理后外表面比原始的要厚 这相比内层来说 处理后的外表面路径宽度要增加厚度从而 引起完成后的路径的不确定宽 最后蚀刻掉外表面不需要的铜 剩下完成后的板 板变薄了 在两外层覆盖上固体面罩和 银面 本节要点 Ÿ 核和预处理交替进行 Ÿ 外层 如果电镀 会比内层在线宽上有更大的宽度变化 Ÿ 走线层会嵌入预处理融层中 但不会增加总的厚度 Ÿ 固定地平面的厚度总会增加总的厚度 5.8.6 高速板的额外的忠告(Extra Hints for High-speed Boards) 对于甚高速的线路板 将地平面和电源平面直接放在一起 这将最大限度地增加他们之间 的耦合容抗 降低电源噪音 使用足够的外地平面 不是电源平面 来隔离系列的走线层 在地过孔周围用星隔离 将 许多地平面连接起来 随着扭曲的信号路径返回的信号电流将通过这些地过孔从一层跳到另一层 如果我们使用混合的地平面和电源平面来隔离系列的走线层来替代只用地平面 那么在返 回电流 他们总是在最近的层经过 在他们在地平面和电源平面之间跳跃时会经过很多旁路电容 都会引起电压的变化 这些电压变化会有效的从电源和地平面中辐射出去 增加我们的辐射噪音问 题 本节要点 Ÿ 在甚高速线路中 将地和电源层紧紧靠在一起 Ÿ 使用地平面 而不是电源平面来隔离走线层 第209页 共346页 第6章 传输线匹配 tyw藏书 高速数字电路设计 摘要 系统何时需要匹配电阻 按照第四章的内容来看有两种情况 长线传输造成信号反射的情况 和短线传输造成信号振荡的情况 传输线过长意味着线缆的长度已经超过了六分之一的信号波长 这时信号线必须匹配 如果 不采取匹配 长线任一端的反射都能使信号无法传输 第四章第三节阐述了如何精确的确定信号反 射的影响 4.3.5节提供了一种简单的数学方法 可以用来确定在一根没有匹配的电线上反射持续 的时间 传输线较短时 如果负载是容性的话仍然需要匹配 4.1节分析了负载是容性的高感应电路 让我们看到高Q振荡的后果 短线上的振荡现象和长线上的反射现象具有相同的影响效果 匹配可以解决振荡或反射的问题 本章有三个主题 Ÿ 终端匹配和始端匹配的比较 Ÿ 选择合适的匹配电阻 Ÿ 匹配器件间的串扰 6.1 终端匹配 当使用终端匹配时 每一个驱动门直接和它的传输线相连 匹配电阻并在接收端 见图6.1) 终端匹配传输线有以下这些特征 1 波形在整条线上都是以满强度传输的 2 所有的反射都被匹配电阻抑制了 3 接收端电压等于发射端电压 6.1.1 终端匹配的上升时间 我们可以通过直觉或更为详细的数学方法来推断终端匹配电路的上升时间 一般我们先用直 觉的方法来推断然后用详细的数学方法来检验 图6.1直接来看可以分为两部分 左边的部分即驱动部分由驱动门 传输线和匹配电阻组成 我们可以把这一部分的驱动阻抗看作传输线的阻抗和匹配电阻的并联 从网络效果来看 在短时间 内相当于Z0/2的驱动阻抗 第210页 共346页 tyw藏书 高速数字电路设计 右边的部分即接收部分只有一个接收门 在图6.1中其输入等效为一个电容 这种电容模型对 于大多数CMOS TTL ECL的环境都是适用的 注意到这个电路就是简单的RC滤波电路 我们知 道RC电路的时间常数 利用3.1节的计算RC滤波器上升时间 10%--90% 的公式 假设有一输入信号上升沿时间为T1 我们结合匹配电路的Tterm来得出B点实际的上升时间 为 当传输线比上升沿要长时 它的输出阻抗实际上就是Z0 如果我们缩短传输线长度让它短到 可以和上升沿相比时 传输线的阻抗从B点来看下降了 当传输线非常短时 B点的驱动阻抗与输 出端的输出阻抗相等 在B点的上升沿将更快 下边让我们用一种精确的数学方法来估算上升时间 回忆一下根据第四章里的模型推导出来 的传输线全响应等式4 .61 如果传输线的长度超过了信号的波长 我们可以忽略任何来自终端的反射 这是合理的 因 为在完成接收信号之前终端的反射信号没有时间反射回驱动端然后再返回接收端 或许会有延时的 反射但不会影响初始的上升沿波形 从数学公式来看 如果想要得到零反射必需使反射因子R1 (W) 等于零 这样公式6.4就可以简化如下 第211页 共346页 tyw藏书 高速数字电路设计 为了进一步简化我们可以假设驱动阻抗与传输线的特征阻抗相比非常低 因而A(W)近似等于 1 进一步还可以假设传输线的长度不足以分散信号 因而H x(w)的大小可以视为1 把这些简化 一起考虑 上式可以简化为 把4.53式代入上式得 下边 把特征阻抗Z0 (W) 视为常量Z0 同时注意到ZL(W) 是由匹配电阻 也等于Z0 和一 个电容并联而来 即 把此式代入6.7中得 等式6.10是RC滤波器的响应 里面有时间常数因子Z0*C/2 这证实了我们最初的模型 终端匹配电路如果接容性负载的话上升时间是接同样负载的始端匹配电路的一半 请参见 6.2.2 6.1.2 终端匹配的直流偏置 图6.1中的电路很少应用于实际的TTL或CMOS电路中 这是因为当输出高电平时需要较大的 驱动电流 当图6.1中的驱动门输出VCC时 它必须给终端电阻提供VCC/R1的电流 驱动门输出为 低电平时 没有输出电流 假设我们使用一根特征阻抗为65欧的传输线 那么5伏驱动信号需要 5/65=76毫安的电流 很少有驱动门可以输出如此大的电流 就驱动能力而言 TTL输出低电平时需要的驱动电流要远大于输出高电平时的驱动电流 CMOS 则两种情况基本相同 图6.2 是一种实际经常采用的匹配方法叫作SPLIT终端匹配 在这个电路中 R1并上R2的阻值 等于Z0 传输线的特征阻抗 R1和R2的比值控制着高低电平驱动电流的相对比例 图2.10提供 了用于转变这种匹配为单电阻匹配形式的等式和等效电压源 第212页 共346页 tyw藏书 高速数字电路设计 如果R1等于R2 高低电平驱动需要的电流是相等的 这种情况适用于HCMOS数字逻辑系列 如果R2大于R1 低电平驱动需要的电流大于高电平驱动需要的电流 这种情况适用于TTL和 HCT系列 R1和R2的大小选择最好采用图示的方法 选择时有三个约束条件 1 R1和R2并联起来的阻值应等于Z0 2 输出电流不能大于IIOHMAX 高电平最大输出电流 3 输出电流不能大于IOLMAX 低电平最大输出电流 在下面的例子中我们对输出电流做如下的约定 流入驱动器的电流为正 流出驱动器的电流 为负 TTL或CMOS输出低电平时为灌电流 为正 输出高电平时为拉电流 为负 ECL无论处 于什么状态都是拉电流 为负 第 1 个约束条件很容易用允许范围来表示 用变量Y1 Y2分别表示满足条件的电阻R1和 R2 我们先找出满足条件的Y1和Y2 然后再用Y1和Y2求出R1和R2 这样做的好处是可以把第 1 个约束条件表示为一个线性的等式 第 1 个约束条件可以用图6.3表示如下 第213页 共346页 tyw藏书 高速数字电路设计 在图上看这是一条斜线 所有满足约束条件的Y1和Y2的组合都在这条线上 注意到流入驱动器的电流等于流过R2的电流减去流过R1的电流 由此可以得到第 2 个约束 条件的一个等式 这两个电流的大小由VCC VEE以及驱动器输出决定 一般的 我们用VCC代替 较高的电压 用VEE代表较低的电压 这两个电压里常常有一个电压等于0 约束条件 2 可以利用输出高电平时的驱动电压来计算 不等式的符号似乎应该是相反的方向 但并非如此 因为等式两边都是负数 因为驱动器常 常输出电流 负值 不等式6.13需要实际的驱动电流要大于IOHMAX 不等式中IOHMAX的值应该是一个 约束条件 3 可以利用输出低电平时的输出电压来计算 IOLMAX 的值对于TTL或CMOS来说是正值 对于ECL电路是0 因为ECL电路不吸收任何电 流 3种约束条件都表示在图6.3中 用74HC11000与非门来计算 输出电压和电流的限制都是假设 在5.5伏电压供电的情况下来计算的 这通常是最坏的一种情况 条件 1 出现了两次 一次用来 计算特征阻抗是65欧的情况 另一次是100欧 100欧对应的直线可以经过同时满足两种电流约束条 件的区域 在 Y1=0.05 Y2=0.05 这个点上 对应的阻值是 R1=200欧 R2=200欧 第214页 共346页 tyw藏书 高速数字电路设计 65欧电阻对应的直线没有经过任何同时满足两种电流约束条件的区域 因此不存在实际工作 的SPLIT匹配电阻的组合 74HC11000不能驱动终端匹配电阻为65欧的传输线 有时侯仅用一个电阻来进行终端匹配 这时候需要为匹配电路单独提供一个固定的电压 上 面的过程对于找寻一个合适的匹配电压也是有效的 首先设计一个SPLIT匹配网络 然后把此网络转换为等效电压源 等效电压源的阻抗是Z0 输 出电压是 可以把这个值作为匹配电压 6.1.3 其它拓扑形式的终端匹配 图6.4中的两根分支线很难正确匹配 无论我们在哪里放置匹配电阻 驱动器输出的信号都要 反射回节点A 引起振铃 图6.5中的两根分支线可以正确匹配 在图6.5中每个分支线的特征阻抗都等于2Z0 只要使分 支线比主线细就可以实现这个电路 在每一个分支线的终端都有一个阻值为2Z0的电阻 从A点来 看每一条分支线的输入阻抗都是2Z0 这样特征阻抗为Z0的主线就可以和两条并联的分支线匹配 但是几乎没有系统采用这种技术 因为在电路板上分支线的阻抗是变化很大的 采用终端匹配后 以前沿着传输线传输的反射信号停止了 没有任何反射发生 第215页 共346页 tyw藏书 高速数字电路设计 对于终端匹配的传输线因为输入信号的延时再现在线上任一点都会出现 因此我们可以把接 收器放在线上的任一点 这种配置被称为菊花链 图6.6中的每一个接收器都可以收到延时后的输 入 保持STUB线足够短 相比上升时间 有助于减少分支点的反射 短的STUB线 以及与之相 连的接收器的等效输入电容 就象一个4.4.2节里描述的简单的电容负载一样 可以减少信号的上 升时间 如果STUB线均匀分布 4.4.3节的近似值也还是成立的 理想的终端匹配形式是把匹配电阻放在最后一个接收器之后 没有任何分支和STUB 参见 图6.7 第216页 共346页 tyw藏书 高速数字电路设计 6.1.4 终端匹配电路的功耗 终端匹配电路的功耗是高电平和低电平电压以及电源供电电压和负载阻抗的函数 负载功耗 与匹配电阻的大小成 反比 因而传输线阻抗越高 终端匹配的功耗越小 关于驱动电路中功率消耗的等式可以参见第2.2.6节 图6.3中负载电阻总的功耗可以用式 6.16计算 假设输出高电平和输出低电平的时间相等 本节要点 Ÿ 驱动同样的容性负载 终端匹配电路的上升时间只有始端匹配电路的一半 Ÿ 大部分的CMOS和TTL电路没有足够的驱动电流驱动终端匹配电路 Ÿ 终端匹配电路的接收器可以以菊花链的形式连接 6.2 始端匹配 始端匹配电路中的驱动器通过串联的电阻和传输线相连 这个电阻的阻值加上驱动器的输出 阻抗应该等于传输线的特征阻抗Z0 这样源端的反射系数就等于零 参见图6.8 第217页 共346页 tyw藏书 高速数字电路设计 始端匹配电路有以下特征 1. 输出波形在经过串联电阻后的强度只有原来的一半 2.传到传输线终端的信号强度只有原始信号的一半 3.在传输线的终端 开路的情况下 信号的反射系数是+1 反射信号的强度也是原始信号的一 半 一半的反射信号和原始输出的一半信号相加形成传输线终端的信号电平 4.反射信号 原始信号强度的一半 沿着传输线往源端回传 到达匹配电阻后被抑制 5.终端反射回来的信号到达源端后 输出电流降到零直到下次传送开始 在一些高速系统中 在反射回到源端之前下一次传输就已经开始了 6.2.1 始端匹配的阻值 一个理想的驱动器的输出阻抗是0 实际的驱动器的输出电阻也都很小 ECL电路的高电平和 低电平的输出阻抗都是10欧左右 当设计一个始端匹配的电路时 必须考虑驱动器的输出阻抗使驱 动器输出阻抗加上匹配电阻的阻值与线路的阻值相匹配 因此源端匹配电路的匹配电阻的阻值小于 线路的特征阻抗 TTL和CMOS电路在输出高电平和低电平时的输出阻抗不同 参见例2.1 因而对于TTL和 CMOS 电路没有完全合适的阻值来进行始端的匹配 只能取一个折衷的值 6.2.2 始端匹配的上升时间 始端匹配电路中传输线上任一点往源端看的话 驱动器的输出阻抗都是Z0 当驱动一个容性 负载的话 我们可以得到一个类似简单RC低通滤波电路的响应 RC时间常数是 第218页 共346页 tyw藏书 高速数字电路设计 利用3.1节中的公式可以计算出RC滤波器的 10%-90% 上升时间 这个时间是同样传输线阻抗和同样负载情况下终端匹配电路上升时间的两倍 6.2.3 始端匹配较平坦的阶跃响应 在一个典型的数字电路中在传输线的起始端减小反射要比在终端减小反射容易 起始端有输 出阻抗 还有感应系数 另一方面 终端的接收器常常有寄生电容 在终端匹配电路中这种由于 电容负载而引起的不匹配效应的情况比在始端匹配电路中由于驱动感应系数而不匹配的情况要糟得 多 尤其在驱动多个负载的时候 始端匹配的反射系数比终端匹配电路的反射系数要更接近于0 因而它具有更为平坦的全频率响应 估算出哪种电路形式更适合于你的逻辑器件是很有意义的 6.2.4 始端匹配的输出驱动电流 始端匹配传输线的复合输入阻抗既包括传输线的特征阻抗Z0又包括匹配电阻的阻值 它们的 和接近于特征阻抗的二倍 最坏情况下的输出电流是DV/2Z0 这种状态持续的时间只有信号在电 缆上传输一个来回的时间 此后输出电流变为0 对于始端匹配由于信号倒换很少 因而平均的驱 动输出电流是很小的 虽然峰值电流是DV/2Z0 与通常的认识相反 终端匹配的传输线不比始端匹配的传输线更难驱动 如果把终端匹配的 偏置设为逻辑电平的中间点 终端匹配电路的最大输出电流与始端匹配电路一样 终端匹配传输线 的输入阻抗只有始端匹配电路的一半 即Z0 但输出和偏置之间的电压峰值只有输出电压的一半 因而最大输出电流也是DV/2Z0 但是请注意如果使终端匹配的偏置点偏离中间点 一个方向上电流增大 一个方向电流减 小 而对于始端匹配电路则没有这个问题 虽然两种电路所需要的最大电流相同 但在信号慢速变化的情况下 始端匹配的平均驱动电 流要小一些 在快速电路的情况下 在信号反射回来之前下一个信号已经到来 此时的驱动电流峰 值时间要长一些 6.2.5 始端匹配的其它拓扑形式 菊花链的拓扑形式在始端匹配电路里是不能使用的 所有的负载必须全部接在传输线的终 端 一个连在线路中间的负载其上的波形如图6.8的C点 6.2.6 始端匹配的功率消耗 第2.2.6节中的方法对于估算此情况下的驱动电路的功耗效果不好 这是因为输入负载的电流 在信号传输一个来回延迟2T后变为0 我们必须找出更好的模型 在驱动器输出一个信号到信号反射回起始端的这段时间里 匹配电阻上的电压为DV/2 在这 端时间里电阻上总的功耗为 第219页 共346页 tyw藏书 高速数字电路设计 DV = 高低电平间的压差 单位V T = 信号沿传输线的单向传输时间 单位s 2T = 信号在传输线上一个来回的时间 单位s R = 始端匹配电阻 单位欧 把每一个脉冲期间所消耗的功耗加起来可以粗略的估计电路的功率 这种方法只在脉冲持续 时间比信号在传输线上走一个来回的时间长时才有效 如果脉冲持续时间很短 只能假设电路始终 工作在最坏的情况下即DV/2一直通过电阻R DV = 高低电平间的压差 单位V T = 信号沿传输线的单向传输时间 单位s R = 始端匹配电阻 单位欧 在同样的条件下 始端匹配的功耗要比终端匹配的小 本节要点 Ÿ 始端匹配的上升沿较缓 其残留的反射比终端匹配电路小 Ÿ 不能用菊花链的形式来连接始端匹配电路 Ÿ 从理想的始端匹配阻值减去驱动器的输出阻抗才是正确的匹配电阻值 Ÿ 信号频率较低时消耗的功率较小 Ÿ 始端匹配的电路和终端匹配电路的峰值电流相等 6.3 中间匹配 有时候工程师把很多电路连到一起但并不考虑匹配 而信号可能已经具备了匹配的条件 这 在三态驱动器的情况下更为严重 因为不能准确定义源端和终端 直觉告诉我们每一次传输在稳定下来之前都要在传输线上震荡一段时间 4.3.5节提供了一种 快速的方法来估算一段直线上的这段时间 在器件间连线比较复杂的情况下 这段时间至少是最长 的那根分支连线上的稳定时间 如果这个网络中的一个器件需要陡峭的上升沿的话 就比较麻烦 通常情况下没有办法来解 决这个问题 因为缺少使上升沿变陡的方法 另外也无法对接收信号加有效的滤波 如果输入电路能够及时采样的话 我们可以把采样的时间安排在网络上每一次传输稳定以 后 这时 我们只需减少传输稳定的建立时间 不过是没法完全消除的 至少有四种方法可以解决这个问题 1 为每一个驱动器都加上始端的匹配 2 为每一个接收器都加上终端的匹配 3 在网络的中间加一个SHUNT匹配 4 在所有的支路节点之间串入电阻 第220页 共346页 tyw藏书 高速数字电路设计 第 1 种方法有明确的定义 消耗的功率也比较小 可以提供一点衰减 同时可以减少信号 建立的时间 第 2 种方法需要较大的驱动功率但是只适合于星型的电路 星型的电路中有很多布线 它 们的一端各自连接一个电路 另一端连在一起 反射被局限于中间节点和发送端之间 把以上两种方法结合起来 虽然功耗稍大但对于星型的网络是一个不错的解决方法 但是所 有的信号经过中间节点后强度被削弱了 虽然没有了反射但接收到的信号电平非常小 我们不知道人们为什么使用方法 3 它只能使网络的中心阻抗变的更低而这个阻抗本身就 已经非常低了 方法 4 在每一个节点都对信号有衰减 利用图6.9中的电路可以看出信号经过一个节点就会 被衰减一半 这样的电路使反射的衰减非常快 反射信号一个来回后就只有原来的1/4 但当信 号经过很多节点以后的衰减也非常严重 因而这样的电路中串联的节点数不能超过3个 只有这样 才能保证接收器的接收灵敏度可以容忍信号的衰减 本节要点 Ÿ 中间匹配是以信号的衰减为代价提高系统的阶跃响应性能 6.4 终端匹配的交流偏置 我们有时候在终端匹配电路里用电容来减小电源的静态功耗 考虑图6.10中的两个电路 与信 号时钟周期相比所选的时间常数R1C是非常大的 第221页 共346页 tyw藏书 高速数字电路设计 如果我们能够保证驱动电路处于高电平的时间等于低电平的时间 我们称这样的电路为直流 补偿电路 那么电容C1上的平均电压将为高电平电压和低电平电压的中间值 电阻R1上的平均 电压大小为DV/2 R1消耗的功率为 DV = 高低电平之间的压差 单位V Z0 = 匹配电阻值 单位欧 作为对比 在SPLIT匹配的电路中两个电阻上的平均电压均为DV 但每一个电阻的阻值是 2Z0 因而电阻上消耗的功率是 等式6.22 中的值是6.21中的两倍 多出的那部分功耗是R2和R3的直流功耗 从驱动电路的角度来看以上两种匹配电路是一样的 因为驱动电路的输出功率是相同的 只 有电阻消耗的功率不同 6.4.1 容性负载匹配的直流不平衡性 如果图6.10A中电路输出停留在高电平的时间过长 电容两端的电压将被充电到高电平电压 值 当输出变为低电平时 全部的DV电压将被加在电阻R1的两端 此时的输出电流是直流补偿状 态下输出电流的两倍 如果驱动器不能输出如此大的电流的话 我们必须保证信号是直流平衡的以保证容性匹配电 路可以正常工作 有时候设计者采用折衷的方法 让C1的容量减小以保证时间常数R1C1足够短 他们期望C1要 足够大来保证衰减反射同时又足够小来减轻驱动器的双倍电流输出 6.4.2 差分线的终端匹配 第222页 共346页 tyw藏书 高速数字电路设计 如果两个信号是差分信号 我们可以把它们的匹配电阻接在一个电容上 这样的终端匹配电 路既能节省功耗又能保证C1上电压的准确性 参见图6.11 本节要点 Ÿ RC电路可以匹配直流补偿的情况下的传输线 并且没有静态功耗 6.5 电阻阻值的选择 6.5.1 匹配电阻的精确性 终端匹配的电阻应该能减小或消除不希望的反射 这必须满足匹配电阻与传输线的特征阻抗 相等才能实现 在考虑不匹配的最坏情况时必须同时考虑阻值的不确定性和传输线特征阻抗的不确定性 总 的结果除以2来找出期望的反射百分比 式4.5.3的结果 传输线特征阻抗往往比电阻的阻值更加 不确定 例如我们都知道传输线的阻值范围在!10%之内而电阻的阻值都在!1%之内 如果信号的保真度是最重要的话 可以考虑同时使用终端和源端的匹配 这种情况下接收到 的信号电平减半但是显著的减小了反射 任何反射信号都必须在始端和终端之间传输同时使有效反 射系数保持一致 无论对终端匹配还是始端匹配的要求都放宽了 这种方法在微波电路中应用比较 广泛 主要用于在宽的频带内实现增益的平坦 在数字电路中这种双匹配技术仅仅当线路接收器可 以区别接收削弱的信号的情况下才使用 6.5.2 匹配电阻的功率消耗 不考虑工作速度的话 通常对所有的匹配电阻分别计算来估算出最坏情况下各个电阻的功 耗 在计算这个功耗时不要假设你的电路工作在50%的占空比 例如 图6.12中的匹配电阻在最坏情况下所消耗的功率为 在这种应用中标准的1/8瓦的电阻在室温下会过热 1/4瓦的电阻在环境温度稍高的情况下也会 过热 可以向制造商确认电阻在功率为1/4瓦的情况下且可能的最高环境温度下能否安全的工作 很多电阻的功率控制能力在过高的环境温度下会下降 第223页 共346页 tyw藏书 高速数字电路设计 请按照制造商提供的安装和散热指导来设计 电阻体存在一个热阻 导致每瓦特会有几个摄 氏度的温度升高 相比集成电路 电阻能容忍更高的工作环境 尤其是陶瓷电阻 与集成电路不同 电阻有两种贴装方式 图6.13中垂直安装的电阻在没有空气流通的情况下散 热要好于水平安装的电阻 电阻过热的直接后果是引起阻值的漂移 从而引起反射 在极端的情况下电阻已经破裂 你 精心设计的匹配电路根本就不存在了 6.5.3 匹配电阻的电感 第224页 共346页 tyw藏书 高速数字电路设计 假设你已经选好了电阻值 承受能力 额定功率 下一步最重要的一个因素是寄生电感 所 有的电阻都有寄生电感 其大小依赖于电阻的内部结构 外部导线类型以及安装方式 印刷电路板 上与匹配电阻串联的导线的电感必须作为电阻电感的一部分 电感所造成的影响与工作的频率有关 对于数字信号 我们在工作频率是KNEE频率的情况下 分析电感的影响 见式1.1 利用等式1.1可以把上升时间和频率联系起来 我们可以直接利用上 升时间来计算感抗的大小 Tr = 信号上升时间 单位s |X Tr | = 上升沿Tr所对应的感抗的大小 单位s L = 电感 单位H 寄生电感引起的不匹配如同匹配电阻阻值不准引起的失配一样 把感应电阻的阻值表示为匹 配电阻阻值的百分比形式 每1%的感应阻值对应1/2%的反射 当X Tr)的绝对值等于10%的匹配 电阻值时对应的反射是5% 表6.1列出了三种不同电阻的实验室测量结果 前两种是2.2欧轴向碳膜电阻 最后的一个是表 面帖0欧电阻 0.12英寸长0.06英寸宽 较大的1/4瓦轴向电阻的电感比1/8瓦的要大 这些测量受导线长度的影响比较大 对于表6.1 所有的轴向电阻都是水平贴装而且引线都是 尽可能靠近电阻的接线端并连接牢固 例6.1 匹配电阻的电感影响 让我们用1/8瓦的轴向电阻来匹配数字信号信号 此信号的上升时间或下降时间是1ns 信号的上升时间或下降时间 传输线特殊阻抗 1ns 50欧 电阻的感抗 1nH 我们采用100欧电阻来进行SPLIT匹配 在这种配置中 感抗和阻抗的比值对两个电阻来说是 一样的 对于一般的SPLIT匹配 只需用感抗大小和两个电阻中较小的一个电阻的比值来计算出感 抗的大小 找出感抗和阻值之间的比例 第225页 共346页 tyw藏书 高速数字电路设计 这里电感的反射为1.5% 在例6.1中的SPLIT匹配把原来的反射减小一半 与单50欧电阻匹配相比有着相同的电感 把 电阻并联通常是一种减小电感的好方法 表6.1中的电感测量的具体方法如图6.14 这个JIG的输出阻抗为4.3欧 源波形是步进的波形 当测试一个纯电感时 我们期望从这个JIG测出感应的峰值信号 它的总面积等于 DV = 电压步进值 单位V L = 测试时的电感 单位H Rs = 测试JIG的输出阻抗 单位欧 当测试纯电阻时 我们期望测量一个步进输出 其最终值为 R1 = 测试时的阻抗 单位欧 Rs = 测试JIG的输出阻抗 单位欧 当测试一个未知的电阻和电感的混合体 比如一个实际的电阻 我们期望看到输出是电阻 引起的步进波形和电感引起的尖峰波形的叠加 步进和尖峰波形都画在图6.15中 当分析输出时 首先找出已知的测试JIG的输出阻抗和输出的终值 然后用直流电阻计测出其 电阻 知道了被测电阻的阻值 我们可以画出测试电路在纯电阻情况下的输出波形 然后在实际的 波形中减去这个理想的波形剩下的就是纯电感部分的尖峰波形 然后我们可以用式6.29来算出纯电感的值 式6.29与式6.27很相似 只是多了一个测试电阻的 自身电阻值 第226页 共346页 tyw藏书 高速数字电路设计 L = 测试时的电感 单位H R1 = 测试时的阻抗 单位欧 Rs = 测试JIG的输出阻抗 单位欧 从实际的测试波形去掉那部分理论上的波形时利用测试JIG的开路输出波形而不是规则的步进 波形 这一点很重要 因为测量设备的带宽有限 理想的波形占有的面积和实际测出波形之间的差 异会引入误差 你可以把输出的波形存储起来 设好比例 然后从实际的波形中减去它 使用诸如Tektronix 14000系列的数字示波器就可以很容易的测出结果 在这个实验中用尽可能小的电阻 对于一个固定的电感 测出的SPIKE面积与电阻成反比 这 使得SPIKE 在阻值很大时很难观测 必须知道一些金属膜电阻是通过在金属膜上蜿蜒蚀刻而获得高的电阻值的 与低值电阻相 比 高值电阻有时候明显具有更高的电感 电阻值在10-100欧之间的电阻往往都有相同的物理结 构 本节要点 Ÿ 选用匹配电阻时要注意阻值的准确和额定功率 Ÿ 电阻的寄生电感可以引起不想要的反射 6.6 匹配电路的串扰 第227页 共346页 tyw藏书 高速数字电路设计 图6.16中的两个相邻的匹配电路的信号通过传输线交叉耦合 这种互扰比相邻传输线的串扰更 为严重 这一节中提供了一些匹配电路交叉耦合的测量结果和一些启发性的东西用来预见匹配电路中 的串扰 匹配电路中的串扰来自互感和耦合电容 互感的作用更大一些 我们只需找出一个总的系数 来反映串扰而不关心是互感还是电容耦合的作用更大 Noise voltage = 在走线2上的干扰锋值 K = 交叉耦合系数 单位欧-秒 R = 阻抗 单位欧 DV = 驱动电压步进值 单位V T10-90 = 驱动信号上升时间 单位s 6.6.1 相邻轴向电阻间的串扰 在相邻过孔的匹配电阻之间的互感串扰通常遵循式6.30中的规则 我们可以利用它来大致估计 交叉耦合系数 当我们将步进信号加在布线1上时在布线2上的耦合噪声电压为脉冲信号 Y = 过孔之间的电阻的长度 单位in. H = 地层之上的中心线的高度 单位in. W = 电阻中心线之间的距离 单位in.; 第228页 共346页 tyw藏书 高速数字电路设计 K = 交叉耦合系数 图6.17中绘出了K的几个测量值和计算值 测量值 图中的点 是通过测量几个样品的实际串 扰然后用6.30推出来的K值 计算值 图中的实线 是用式6.31在长度为0.400宽为0.108 与实际被 测样品相同 条件下计算出来的 它们之间是不同的 如果象图6.18中那样把电阻错开 然后用新的重叠长度代入6.31计算一下 6.6.2 相邻贴片电阻间的串扰 表面贴的电阻由于能够更加靠近印制板 因而它表现出比轴向器件低得多的串扰系数 为了 把它的这个特性发挥到极至 可以在此电阻的下面接近于电路板外层的地方铺设接地层 这减小了 6.31中的H参数 降低了串扰 6.6.3 排阻间的串扰 这些器件可以工作的很好或者很坏 这取决于它的内部走线 图6.19中画出了单端接地设计时 匹配电阻间的公共电流回路 这个公共回路引入了很强的互感 第229页 共346页 tyw藏书 高速数字电路设计 表6.2列出了0.1英寸SIP封装的排阻的典型串扰系数 SIP-A封装的器件内部有7个电阻和8个管 脚 7个电阻共用一个接地端 SIP-B有四个电阻和8个管脚 每个电阻都有独立的接地端 所有的 电阻都是50欧 B封装要比A封装的器件的串扰情况好100倍 利用等式6.30可以把这些系数转换为实际的串扰电压 本节要点 Ÿ 匹配电阻的物理布局影响信号回路间的串扰 第230页 共346页 第 7章 过 孔 tyw藏书 高速数字电路设计 摘要 过孔这个词指得是印刷电路板 PCB 上的孔 过孔可以用做焊接插装器件的焊 Through hole) 也可用做连接层间走线的线路过孔 二者唯一的不同点在于前者用于焊接芯片管脚 而后 者内部保持为空 二者的电气特性相仿 如以下所述 7.1 过孔的机械特性 小的过孔可以节省更多的走线空间 所以设计者都希望过孔越小越好 而且小过孔有更小 的寄生电容 所以可工作于很高速率 对于极高速率的设计 必须用小的过孔 但小的过孔在制板时花费更多 所以设计者要对其性价比进行衡量 到现在 我们知道过 孔的三种特性 小过孔占用更小空间 小过孔有更小电容 小过孔花费更高 过孔尺寸的重要性不可低估 7.1章节余下部分讨论密度与花费之间的权衡 7.2到7.4节讨 论速度问题 7.1.1 过孔直径 先讨论孔径 以后章节讨论过孔外的焊盘尺寸以及焊盘之间的布线空间 一个焊孔必须能 够容纳一条插件管脚 焊孔直径必须超过插入其中的导线尺寸 为了良好的焊接 余出的部分应在 0.010到0.028英寸之间 依赖于焊接工艺 没有太多的方法缩小焊孔的的直径 对于走线过孔而言 孔径的大小更难以确定 它的最小尺寸受限于钻孔与渡锡技术 小孔 具有前面所介绍的优点 但需要小的钻头 而小钻头更容易折断 加工大过孔时 可以将许多印制 板堆叠在一起进行一次性加工 而对于小过孔 细小的钻尖难以钻透堆叠在一起的印制板而不偏离 过孔的中心 所以小孔必须小批量打钻 并且加工更长的时间 电镀技术 Electroplating action)不能电镀深的孔 skinny hole) 孔深超过其直径六倍的孔 一般不会被电镀 对于0.063英寸厚的标准单板 孔径不应小于0.010英寸 也依赖于电镀车间对其 设备的调整以及单板的产量需求 所有这些因素增加了小过孔的成本 当与印制板制造商谈价格时 应将打孔 电镀性能与 线路蚀刻性能分开讨论 二者相互联系但又有区别 你需要一张图表显示钻孔成本相对于孔径的函 数 还需要一张图显示电路板每平方英寸的成本相对于线宽的函数 结合这两张表和下面的信息来 选择最佳的过孔 线宽 以及单板的层数 大部分印制板制造商的要价与层数成正比 如何确定对孔尺寸的的合理的限制 军方定义MIL-STD-275E列出了三种可接受的公差数 据 优选 preferred) 标准(standard) 降产(reduced producibility) 优选定义 specification)对制造 商来说最为容易 而降产定义很难满足并且成本高昂 有一个相关的文档IPC-D-300G 第231页 共346页 tyw藏书 高速数字电路设计 Interconnections Packaging Circuitty Standard),说明了关于商业产品的类似信息 与军方定义的略 有不同 表 7.1-7.3显示出了MIL-STD-275的简化内容 第232页 共346页 tyw藏书 高速数字电路设计 7.1.2 过孔焊盘尺寸 每一个过孔都需要在印制板表面留出额外空间来置放焊盘 焊盘连接过孔内部的电镀面与 与印制板表层的走线 焊盘的适当尺寸由4种因子决定 表7.2列出了这类参数的典型值 电镀容量(allowance) 孔直径公差 孔对齐容量 所需关键环区 过孔在电镀前必须先要钻孔 钻孔工艺在过孔内壁镀上0.001-0.002英寸厚的焊墙 使过孔 导电 这样过孔电镀后的直径比电镀前小了0.002-0.004英寸 钻孔与电镀孔孔径之差为 电镀容 量 电镀容量是最大焊墙厚度的两倍 图7.1说明了完孔 Finished hole)尺寸与钻孔尺寸的参 数 电镀容量有一定公差 这样焊盘厚度就不需保证得绝对精确 钻孔直径无法被保证的绝对精确 一定有钻孔公差存在 孔径与公差往往结合表示为 0.032 0.003in 孔径公差引入了两种限制 首先钻孔时孔径必须比正常情况稍大一点 这样可以 第233页 共346页 tyw藏书 高速数字电路设计 确保最小的孔也有足够的空间容纳元件管腿 并且能满足电镀所要求的深宽比 另一方面 最大的 钻孔孔径不能覆盖其周围的焊盘空间 焊盘因此也要画得大一点 孔排列容量针对的是钻孔机的机械偏差 钻孔机钻孔时用板上的某些特殊的钻孔作为参考 点 在板上蚀刻铜皮也同样需要这些参考点 机械上的不精确性使这种对齐方式不是完全精确的 制造商因而引入了孔排列容量 Hole alignment allowance)来表示所钻的孔与与焊盘中心的偏差 排 列公差包括钻孔和排列偏差 参考图7.2 钻孔后覆铜环区所剩的最薄的部分被称为关键环区 Annular ring) 如果孔区 偏离中心 关键环区会变薄甚至从边界偏出 这种情况被称为 出界 breakout) 如果在焊盘接 铜线处发生出界现象 会危害铜线与过孔内部的电接触性 下限关键环区 required annular ring) 定义了当出现孔偏差时关键环区的下限厚度 如果你的布线工具能够在焊盘接铜线侧留一突出部 焊盘画大一些 即使关键环区为0甚至副值 也不一定会对你的设计造成影响 如图7.3所示 不过这种做法只适用于商业产品 在军工产品和高可靠性产品中是不能这样做的 第234页 共346页 tyw藏书 高速数字电路设计 最小焊盘直径可以按如下方式计算 PAD=FD+PA+2 HD+HA+AR [7.1] 这里 PAD = 最小焊盘直径 in. FD = 要求最小孔直径 in. PA = 电镀容量 in. HD = 孔直径公差 in. HA = 孔对齐容量 in. AR = 下限关键环区 in. 正确的钻孔直径为 HOLE = FD+ PA+ HD [7.2] 这里HOLE = 正确的孔直径 in. FD = 要求最小完孔直径 in. PA = 电镀容量 in. HD = 孔径公差 in. 例 7.1 焊盘直径计算 假设所设计焊盘为0.063英寸 环氧FR-4印刷电路板 若供应商告诉我们大孔价格 孔径为0.015到0.020英寸 的价格要高30% 所能制孔最小尺 寸为0.015英寸 该制造商的孔直径公差不是很好 为 HD = 0.003 英寸 电镀厚度为 1 OZ 0.0014 英寸 这样电镀容量为 PA = 0.0028英寸 近似0.003英寸 我们决定所制最小完孔的直径为FD = 0.015 英寸 并告诉制造商将钻孔直径保持在0.021 0.003英 寸 我门不想因缩小孔径额外加价 这样 第235页 共346页 tyw藏书 高速数字电路设计 HOLE = FD + PA + HD = 0.015 + 0.003 + 0.003 =0.021 [7.3] 下面我们再看一看孔对齐容量 HA = 0.002 并选择我们所需要的关键路径 AR = 0.005 英寸 则焊盘尺寸应该为 PAD = FD + PA+ 2 HD+HA+AR [7.4] = 0.015+ 0.003+2 0.003+0.002+0.005 = 0.038 英寸 这里的焊盘直径 该值要保证焊盘有足够的关键环区 将近是过孔直径的两倍 窄孔一般 都是如此 7.1.3 去扰需求(Clearance Requiremints) 空间间隔(Air Gap) 印制板上铜皮 copper feature)之间的间隔被成为空气间隔 这个词可以追述到手工连线的 日子 最小空气间隔一开始被用来防止在两个高压终端之间产生电弧 在现代的印制板中铜皮之间 的空间被制板材料等所填充 但我们还是称之为空气间隔 近来在印制板设计中往往包括一个说明了所有焊盘和走线尺寸的规范 由此我们可以计算 nominal features 间的空气间隔 在低压环境下我们只需要很小的空间来防止电弧 空气间隔不是数 字电路板制作失败的主因 主因常常是焊桥 solder bridging) 蚀刻工艺的不完善性造成了焊桥的产生 这种不完善性导致在走线与焊盘侧面边界粗糙 隆起 铜皮掀起等一系列现象 它使相临的铜皮边界更接近 在装配时 焊桥有可能在二者最接近 的地方产生 防止焊桥的最小保护间隔依赖于以下因素 蚀刻工艺的精确性 装配方法 要求质量 Required yield) 蚀刻精确性由你的制造商来控制 线宽公差 见4.5.1.4节关于典型线宽公差的叙述 就是 与此工艺有关的一个参数 在计算最差间隔 Worst-case clearance)时 要从正常空气间隔减去线宽 公差 由于每块铜皮突出线宽公差的1/2 所以只需减去1次线宽公差 波峰焊与回流焊是两种主要的装配工艺 而波峰焊更容易产生焊桥 通孔板常常使用波峰 焊 表贴板常常使用回流焊 波峰焊 或都使用 要求质量 Required yield)依赖于你的制作量与出价 如果量很低的话 你可以选择人工检 视每一块单板并手工清除焊桥 但如果量过大 手工检测就不使用了 这是最好多花一些设计时间 来定位间隔问题产生的原因与位置 不佳的蚀刻与焊桥都是随机的现象 增加空气间隔可以减小其产生的几率但不能完全消除 它 在单板密度与制作质量之间寻找一个平衡点需要花时间去实践 7.1.4 走线密度与过孔焊盘尺寸 第236页 共346页 tyw藏书 高速数字电路设计 印制板的价格基本上与其层数成正比 所需的层数决定于每一层的布线密度 线密度受过 孔之间的走线方式影响 单板大多都有很多过孔 长的铜线往往要在两个相临的过孔之间穿出 两 个相临过孔之间可以穿过的相临线数被称为路径数 Numbers of track) 单路径板的两个相临过孔 之间只有一条铜线 双路径和三路径板相临过孔之间的铜线有二到三条 对于多层板 内层的路径 数可多于外层的路径数 这是因为内层的不会出现焊桥 这样我们就可以减小所需的空气间隔留给 更多的路径 线密度以线距 Trace pitch)为单位来衡量 线距等价与两并行走线轴心位置的间距 也等 于一英寸内并行走线数目的倒数 线距常指并行走线轴心处的最小间隔 在本节 我们讨论有效线 距 也称为平均线距 由于单板过孔很多 所以单板在布线是常常会为过孔所阻挡 将一排过孔作为一个整体来 看 穿过他们的线数不超过其相临过孔对数与路径数的乘积 它大大小于理论上该空间在无过孔是 所能布的最大线数 一个有很多过孔的单板其有效线距为 当设计一个新的单板 我们应该知道焊盘关键环区 过孔空间 布线宽度上的微小改变就 可以单板的路径数在1 2 3之间变化 这样就可以大大增加布线密度从而减少单板层数 另一方 面 在关键环区厚度及最小空气间隔上的牺牲将直接导致制造产量的下降 设计者常常为相临的两个过孔设定一个固定的最小间隔 并将其作为步放过孔的最小格 点 这样设计者就可以在任何一个空的格点处步放一个过孔 而且不需要移动其它的过孔 对于 DIP封装的器件 过孔位置的格点间距通常设为0.100英寸 对应于其引脚间距 对于表面贴设 计 过孔位置格距是不同的 IPC-D-300G建议使用的格距为0.100 0.050 0.025英寸 本节要点 Ÿ 走线过孔的直径完全依赖钻孔和电镀技术 Ÿ 焊盘尺寸由钻孔公差和要求关键环区决定 关键环区控制出界情况的发生 Ÿ 最小空气间隔由线宽公差和焊盘位置决定 空气间隔控制焊桥的产生 Ÿ 焊盘尺寸和空气间隔上的牺牲可以增加单板的路径数 但会降低产量 7.2 过孔的容性 每个过孔都有对地的寄生电容 过孔的物理结构很小 就象电路连接的一个元件 其可以 寄生电容的参数值 这里 D2 = 地平面的绝缘孔直径 in. 第237页 共346页 D1 = 过孔周围的焊盘直径, in. T = 印刷电路板的厚度 in. r =电路板材料的介电常数 C = 过孔的寄生电容 pF tyw藏书 高速数字电路设计 如果焊盘尺寸接近于绝缘孔直径 焊盘会产生更多的电容 如果你的地绝缘孔必须很小 以确保地平面的一体性 Ground clearance) 就要减小或去掉地平面上的焊盘 对于走线过孔 在 地平面上的一点偏差则不是什么问题 过孔电容的影响在与它使数字信号的上升沿上升时间变缓 上升曲线变柔和 等式7.6假设 在每一层都有一个焊盘 实际上一些设计者将那些在 层上未连接走线的焊盘去掉 这样只是略微 减少寄生电容 在大多数情况下 寄生电容都很低 我们不必加以考虑 如果你必须事先知道过孔的电容值 可以用一个物理模型来测量它 一旦确立了一个物理 模型 就可利用焊盘的比例原理 Scaling principle) 比例原理的含义 过孔的比例模型往往是过 孔实际情况的X倍 此处的 X 就是比例模型 例如 图7.4显示了一个简单的焊盘模型 它有铝箔和纸板构成 这是一个100 1的走线过 孔 在表面贴设计中 中间的管子代表了电镀通孔的内表面 直径为1.6英寸 管子两端的焊盘 直径为2.8英寸 地平面的绝缘扩展为5.0英寸 这样测得的电容值为11.0PF 按比例减小100倍 实 际电容为0.11PF 注意这个实际电容包含在 FR-4 中 所以过孔电容的实际值应接近0.5PF 之所以用这种方式测量 是因为测大的电容比测过孔电容更容易 第238页 共346页 tyw藏书 高速数字电路设计 现在来看比较以下实际的测量值与按7.6式测量的结果 C= 1.41)(4.7)(0.063)(0.028) 0.050 − 0.028 =0.053pF [7.7] 可以看到二者基本相近 而产生的误差也是不可避免的 过孔对50- 传输线的影响有多大呢 参考等式4 76 过孔所造成的10%~90%上升时间减 缓为 T10−90(stepresponse) = 2.2C(Z0/2) = (2.2)(0.5)(50/2) [7.8] = 27.5ps 27皮秒是一个非常短的时间 如果你必须做很多焊盘电容值预测 则应该购买电磁场建模软件 这些软件包可以精确的 得出三向结构体的电感系数与电容值 本节要点 Ÿ 过孔电容是可测量的 其值非常小影响也很小 Ÿ 过孔和导线的比例模型是真实过孔的X倍 X就是模型必 7.3 过孔的电感 第239页 共346页 tyw藏书 高速数字电路设计 对数字电路设计者来说 过孔的电感比其电容更加重要 每一个过孔都有寄生串行电感 过孔的物理结构很小 就象电路连接的一个元件 串行寄生电容的首要影响在于它减弱电源旁路电 容的作用 这将危害整个电源滤波的设计 旁路电容目的就是减少在电源层与地层的高频阻抗 如图5所示 若一个集成电路在A点与 电源层与地层相连 并且在B点并联一个高性能的表面贴旁路电阻 这时我们希望在连接点处高频 阻抗为0 燃而事实上并非如此 连接电容到电源层和地层的表贴过孔引入了很小但却不可忽视的 电感 电感值近似为 L = 5.08h ln 4h d +1 [7.9] 这里 L = 过孔电感 nH h = 过孔长度 in. D= 过孔直径 in. 因为等式7.9引入了对数 改变焊盘直径只对过孔电感产生很小的影响 而过孔长度则会对 电感产生较大的影响 通过等式1.15 我们可以得到对于上升时间为1 纳秒的信号 本例中的过孔所产生的感抗 首先计算电感 H = 0.063(过孔长度,in) D = 0.016 过孔直径 IN T 10−90=1.00 上升沿速率 NS L = (5.08)(0.063) ln 4(0.063) 0.016 + 1 = 1.2nH [7.10] XL = L T 10−90 = 3.8 [7.11] 3.8欧的电阻阻值有些高 不足以屏蔽芯片出来的高频电流 而且电阻往往各需要一个过孔 连接到电源平面与地平面 产生的电感将会加倍 将电容表贴到板上最接近电源和地平面的地方会 减少这种影响 穿过电容两个焊盘的任何走线都会因如更多的电感 这类线越粗越好 第240页 共346页 tyw藏书 高速数字电路设计 并联多个旁路电阻有可能降低电源层和地层之间的阻抗 假设电源层和地层都是0电抗的良导体 此时我们只需要考虑旁路电容的电感 及其相连的走线和过孔 在某一半径范围内 所有的旁路电 容都可以按并联的方式工作 降低电源到地之间的阻抗 有效半径为 L/12 L为上升沿的电长度 直径为L/6内的所有电容都可以被看作一个电路元件 lumped circuit) 1.3节列出了在不同介制 下电磁波的传播速率 由此可以确定上升沿的电长度L 上升沿为1纳秒的电磁波在FR-4介质中传播 其L值为6英寸 这样有效半径为0.5 英寸 并 联的旁路电容间距大于此将不在有并联的效果 如果上升时间变短 电源旁路会变得更加困难 因为此时有效半径回缩短 这样在有效半 径中所能布防的元件的数量就会降低 另外由于上升时间缩短 Digital knee 频率将上升 使过孔 的感抗加大 如果我们将上升时间减半 则对滤波电容的设计就会比减半前降低8倍 在一个速率 范围内得到的结果可通过比例原理推广到其他速率范围 本节要点 Ÿ 过孔电感恶化旁路电容的旁路特性 Ÿ 一列旁路电阻比一个旁路电阻更为有效 Ÿ 信号上升时间变短会使电源旁路更加困难 7.4 电流回流与过孔的联系 在多层板中有不止一个地层 设计时必须仔细考虑那一个地层返回电流 图5.2说明了回流的基本原理 高速回流信号总是沿着感应系数最低的信号路径流动 如果我们假设图5.2中有不止一个地层 那么那一个地层返回电流呢 答案是离信号线最近的那个 地层 并且沿着信号线正下方的路径 仍以图5.2 为例 假设门A的地引脚穿过几个地层 且彼此相连 电阻B的地引脚也是同 样 图中所示信号线与顶层地平面最接近 该层承载了该信号线所有返回电流 现将信号线改在两个内部地层之间 则返回电流由两个地层共同承载 大部分返回电流流过与信号 线最接近的地层 因为门A与电阻B和每一个地层都有连接 所以回流可以很容易流到内部地层 调整后的地 层回路的感应系数与与初始路径的感应系数比较类似 这是因为二者都有类似的拓扑 下面我们建立一个电感系数与磁通量之间的联系 电感系数是相等的 两个路径的磁通量 也是相等的 这样我们就可以得出结论 即两种设计的电磁辐射也是相等的 这种联系所得出的一个有趣的结论是内层的线路辐射小于或等于外层的线路辐射 在单板 边界更是如此 地平面由于和磁通量产生方向平行 所以几乎提供不了任何屏蔽 现在我们在基本电路中加入一个 低劣 的修改 从A到B的走线先在表层走一半,然后通 过过孔引入到两地平面之间的内层走完下一半 那么地层回流的路径是怎么样的呢 信号在层间的走线有一个跳变点 但信号的地回路却不能在这一点跳变 因为地平面在这 一点上没有彼此之间的连接点 这样地回路不能象前面那样在信号的下方沿着与信号相同的路径流 第241页 共346页 tyw藏书 高速数字电路设计 动 而是通过另外的路径 其中必然会引入更多的电感 由此我们可以看出滥用过孔会造成电磁辐 射增加 而且由于信号回路不是走的它本应该走的路径 从而因如更多的交叉干扰 信号回路的跳变问题有很多种解决方法 下面按其有效 性依次排列 1 在布线时不要让高速信号路径在层间跳变 使该路径始终保持在同一层 2 布线时确定与信号始段端最接近的地层 将该信号线始终步放在该地层的同一侧 3 对应于每一个信号过孔提供一个地过孔 以便让回流电流可以在层间跳转 4 保证单板的每一处都有足够的地层过孔 这样在有信号过孔的地方 在不远处一定有 用于回流电流进行层间跳转的过孔 不要通过保护线来提供回流路径 这只在纸面上行得通 首先 保护线除非离信号线很 近 否则不会有任何作用 如果近到可以作为一个地回路路径来使用 有可能会导致线路阻抗的降 低 第三 为了提供一个足够低的阻抗 保护线必须非常宽 一旦采用了可靠的地平面 保护线只能填麻烦 第242页 共346页 第 8章 电源系统 tyw藏书 高速数字电路设计 摘要 电源系统在现代的数字电路里面提供两个基本功能 为数字信号提供稳定的参考电压 Voltage references 为所有的逻辑器件分配电源 这一章讲述了电源系统是如何提供稳定的参考电压电压和配电 8.1 提供稳定的参考电压 图8.1 举例说明了在单端逻辑系统中出现的参考电压问题 逻辑门A产生的输出电压V1经过 传输线B作为逻辑门C的输入 逻辑门C必须判定其输入电平是0还是1 为了完成判决 逻辑门C用 一个差分放大器来比较输入电压和它内部的参考电压R 通常我们并不关心逻辑门的输入脚里包含 了差分放大器 但是其拓扑结构的确导致了我们的参考电压的诸多问题 一般逻辑器件内部参考电压都是连接到电源输入端的某些组合 我们无论选中那个终端 出现的问题都是相同的 在本例中 我们假设参考电压与地之间有个固定的压差 包括噪声在内 逻辑门C内的差分放大器实际收到的电压是 差分输入 V1-N-R [8.1] 最大电源正电压是VCC 最大负电压是VEE 主要的逻辑电路使用以下的参考电压 CMOS VCC和VEE的加权电压;TTL 大于VEE的固定偏压 ECL 低于VCC的固定偏压 图8.1 单端逻辑中使用的参考电压 噪声N也可以看做逻辑门A和C的地之间的电压差 它叠加到了逻辑门C的输入脚上 降低 了 门C的输入噪声容限 是什么导致了逻辑门接地点之间的噪声电压呢 最常见的原因就是因为有回路信号电流 Returning signal currents 当逻辑门A发送信号到逻辑门C时 返回逻辑门A的电流在地之 第243页 共346页 tyw藏书 高速数字电路设计 间的分布电感上产生的压降就是噪声N 不光在A和C之间 在任意两个逻辑门之间的回路信号 电流都会产生对C门的干扰地噪声 这样的噪声电压就叫做共路噪声 Common-path noise 电 压 共路噪声电压的产生模型如图8.2所示 图8.2 地连接产生的共路噪声 噪声容限是在最坏的传输条件下 能够保证信号在逻辑之间无误传输的安全容限 共路噪声电压是由回路信号电流和地线电阻产生的 所以 为了保证低共路噪声 我们 必须降低逻辑门接地点之间的阻抗 这就是电源系统设计的第一个准则 电源准则1 逻辑门之间使用低阻抗的地线连接 是否有一种足够低电感的结构以避免共路噪声产生的问题呢 当然有 在实际应用中 大面积的地 就算里面填充了很多小孔 对回路信号电流将表现出非常低的电感 共路噪声与公共耦合电感的关系在第5章里已经做了说明 两者影响了回路电流环之间的 耦合电感 共路噪声不同于因特定器件或导线的电感而产生的噪声 在第5章中我们围绕回路 电流相互隔离但距离较近 只通过磁场相互作用的情况进行了讨论 低地线电感并不能单独解决共路噪声的问题 如图8.3所示 就算没一个逻辑门之间都用 非常完美的地线连接 电源线中的共路电感也会引起问题 在高电平状态 逻辑门的输出电压 依赖于它的电源端电压 任何因为回路信号电流流经电源线引起的电源电压改变 将直接影响 到输出电压 所以任意两个逻辑门的电源引脚之间的阻抗应与地线引脚之间的阻抗一样低 这 就是我们设计电源系统的第二个准则 电源准则2 任意两个逻辑门的电源引脚间的阻抗应于地线引脚之间的阻抗一样低 第244页 共346页 tyw藏书 高速数字电路设计 图8.3 电源线中的共路电感 请注意图8.3中回路信号电流流过了电池电源 显然 为了维持稳定的传输信号电平 电 池的内阻必须非常的低 地线和电源连接线的电阻也要低 图8.3中电源和地的唯一连接通路 是电池 在实际的电源系统设计中还有其它的元件提供低阻抗通路 这就是我们设计电源系统 的第三个准则 电源准则3 电源与地之间必须有一个低阻抗通道 任何电源系统只要符合这三个电源系统设计准则 就能得到较低的共路噪声 得到稳定 的参考电压 以及只产生较低的公共通道噪声和为任何一点提供相同的电源电压 这几点是不 可分割 相辅相成的 如图8.4所示的电源系统就符合这三个准则 提供一条单一的地线以通过所有的回路电流 每一个逻辑门的电源与地之间都加上旁路电容 Bypass capacitors 电源线是任意的 图8.4 单层 singleplane 电源系统 我们来检查一下这三个系统准则在这个设计当中的运用 1.在地之间有一个接地平面的连接 第245页 共346页 tyw藏书 高速数字电路设计 2.在电源之间有一系列阻抗 先是一个电容 接着是地 最后是第二个电容 3.在每个逻辑门的电源与地端有一个旁路电容 我们能测出任何一个电源与地之间都的阻 抗都是较低的 采用单层地的最大缺点是不能得到尽可能低的旁路电容阻抗 在8.3节中将讨论如何选择一 个好的旁路电容 较好的解决办法 图8.5 是电源和地使用不同的铜皮 这将保证在任何两个逻辑门之间的 电源和地间得到最好性能 当两铜皮非常靠近的时候 它们共享了大量的公共电容 Mutual capacitance 这些电容对于高频信号是非常低的阻抗 高频信号可以在电源和地之间自由流动 对于低频信号 每一个门中分离的旁路电容使电源和地之间有最短的通路 图8.5 电源和地平面分离的系统 我们来检查一下这三个准则在这个系统 8.5 中的运用 1.所有的地线使用同一地平面连接 2.所有的电源也使用同一电源平面连接 3.在电源和地之间有一组旁路电容 电源层与地层之间有天然的电容层 在完成这一节之前 让我们来看一下图8.6 差分传输 Differential transmission 结构为每 个信号环路提供单独的回路电流通路 不仅仅如此 每一个信号都有它们自已的参考电压 注意在 接收端的差分放大器与任意一个电源端都不相连 差分传输系统是在逻辑门之间传输信号的极好方 法 因为它并不需要共享电源和地线连接 差分传输系统使分配电源的问题与提供稳定的参考电压独立开来 第246页 共346页 tyw藏书 高速数字电路设计 本节要点 图8.6 逻辑门之间的差分信号传输 电源系统设计的三个准则 Ÿ 在逻辑门之间的地线连接要尽可能低的电阻 Ÿ 任何逻辑门和电源之间的阻抗要尽可能和地线之间的阻抗一样低 Ÿ 在电源和地之间 阻抗必须尽可能低 8.2 分配相同的电压 用于数字电器而电源中都有非常低的输出阻抗 如果直接测量它们的输出端 通常都能 满足电源准则3 电路直接连接于电源输出端都受益于电源较低的输出阻抗 不管电路在什么位置 都必须通过导线 电缆或电线连接到电源上 这些线被称作电源 分配线 Power distribution wiring 都有相对较大的感抗 它提高了大部份电源的输出阻抗 在电源分配电缆的末端进行测量 直流特性可能较好 但是高频阻抗却非常大 为了尽量避免因为电源分配线电感而引起的问题 设计者通常在每一个印制板电路上放 置一个较大的旁路电容 这个电容于电源并连 在导线电感开始出现问题的频率范围内 旁路 电容在电源和地提供一个低阻抗 但是如果进入更高的频率 旁路电容将因为其安装引脚线的 电感而失去作用 第247页 共346页 tyw藏书 高速数字电路设计 为了弥补这个大旁路电容的不足 设计者会在板上加入一个小的旁路电容阵列 这个阵 列会改善大旁路电容的不足 因为虽然这个阵列的总电容比大旁路电容小 但有更好连续电感 Series inductance) 在整个工作频率范围内 电源 导线 大的旁路电容和小的旁路电容阵列为每一个逻辑 器件提供了一个低阻抗的电源 我们把这些电源分配线 大旁路电容 小旁路电容阵列的组合 叫做多层电源分配系统 Multilayered power distribution system 在8.2.1~8.2.5中 将逐步建立起多层电源分布系统的理论 8.2.6节将描述怎样测试一个完 整的电源分布系统的性能 8.2.1 电源分配线的电阻 从电源到逻辑器件的导线会有少许电阻 这个电阻将与工作电流成比例的降低通过导线 的电压 如果压降太大 将导致逻辑门的供给电压低于其工作范围 导线的电阻很容易计算 电阻随导线直径平方的倒数成比例增加 当导线直径增加百分 之四十 电阻将降低一半 如果因为导线电阻而出现了问题 那么就使用较粗的导线 许多新型的可校准电源 Regulated power 都提供遥控传感导线 remote sense wires 该传感导线显示出电源分配线远端的的电压 电源根据这个电压校准导线的电阻 阻值包含一 个导线压降可容纳的最大值 典型约0.5V 对于这种电源不必使用非常低阻抗的导线 本节要点 Ÿ 传感导线可以校正电源分配线的电阻 8.2.2 电源分布线的电感 电源线的电感比其电阻产生的问题更大 快速改变的电流通过电源分配线的电感 将导 致电源和逻辑器件的电压的波动 这个电压波动将比导线电阻引起的波动更突然 而且影响更 大 不幸的是传感导线电路不能快速的响应以校正导线的电感 这里有三种方法来处理电源 导线电感的问题 1.使用较低电感的导线 2.使用不受电源噪声影响的逻辑器件 3.减小电源产生电流的变化幅度 因为电感与导线直径是对数关系 所以简单的通过使用较粗的导线不可能降低导线的电感 等式8.2表示两个并行的电源分配线的电感(电源和地) 第248页 共346页 tyw藏书 高速数字电路设计 其中 X=导线长度(英寸) H=导线间的平均距离 Average separation (英寸) D=导线直径(英寸) L=电感(纳亨nH) 由等式8.2可以看出 就算更粗的导线也有很大的电感 宽而扁的并行结构的导线的使用效 果要好于环状导线 对于电源和地在不同的层的情况 多重并行扁状导线具有最低的电感 等式 8.3显示出并行扁平带状电缆的电感 其中 X= 带状电缆长度(英寸) H=带状电缆间的距离(英寸) W=带状电缆宽度(距离) N=电缆平面数 2代表单电源和地 3代表两个地和一个电源 等等 L=电感(nH) 差分传输系统实际不受电源的波动的影响 为了实现电路板卡间的通信 没有更便宜的办 法为电路板提供较低的电源分布电阻 差分驱动器和接收器却非常的好 差分传输系统的成本和扩 展距离的要求往往低于提高电源分布电缆的成本和距离 最大限度减小电源线电感影响的方法包括降低变化的电流大小 注意 这里使用的是变化 的电流 Changing current 一词 我们不能减小通过电源线的平均电流 但是我们能降低电流的波 动率 下一节我们将展示怎样用板极旁路电容来达到这个目标 本节要点 Ÿ 几乎不可能通过简单的使用较粗的导线来降低导线的电感 Ÿ 宽而扁的并行结构导线使用性能比环行导线好的多 Ÿ 差分传输实际上不受电源波动的影响 第249页 共346页 8.2.3 板极旁路器 tyw藏书 高速数字电路设计 让我们来看看导线的电感究竟能引起多大的问题 在图8.7中我们将计算最大的dI/dt 然 后我们将dI/dt乘以导线电感来估算电源噪声电压 在图8.7的电路中驱动了一个大的电容负载 在逻辑门A的电源脚上有一个周期是100ns的 开关 在逻辑门A驱动电容负载为HI时 这个开关导通 图中的虚线即是电流的通路 图8.7 电源分配线的电感 图8.7显示出HI驱动电流电路流过电源和电源导线电感 逻辑门A的上升时间是5ns 于是 我们能用等式8.4计算出驱动电流最大dI/dt值 其中 DV 5V 驱动电压 T10-90 5ns 驱动上升时间 C1 50pF 负载电容 第250页 共346页 下一步我们需要用等式8.2计算出电源线的电感 tyw藏书 高速数字电路设计 其中 X 10英寸 导线长 H=0.1英寸 平均导线间距离 D 0.04英寸 导线直径 L=电感 nH 用最大值dI/dt乘以电感 我们将得到峰值噪声电压 开玩笑 噪声能有这么大吗 实际上 我们遇到了更糟的情况 等式8.6是错误的 因为这个假设有缺陷 在等式8.5中 如果我们假设上升时间是1ns 在这个电路中 当逻辑门A驱动HI时 电源的电感如此的大 以至于电路板的电源输入将降到接近0 电容C1的电压缓慢上升流过电源线的电感 当电源电 压下降时 逻辑门A将不工作或者处于振荡状态 对于这种电源电压下降的解决办法是如图8.8中加一个旁路电容 如果电容C2的阻抗小于 电源线的阻抗 充电电流将流过此电容而不流过导线 当逻辑门A变为HI时 电源下降的值将 是电容C2阻抗的函数 而不是电源导线的函数 在图8.8中电源线的电流因为电容C2的作用而变行平滑 使此电流变为一个连续的平均值 我们已经成功的降低的电源线电流的波动率 这就是我们要的结果 我们已经达到了建立一个 稳定的电源分布系统的目的 这种电源对较低频信号提供较低的阻抗 本地旁路电容为较高频 信号提供较低的阻抗 第251页 共346页 图8.8 旁路电容降低了电源线电路的波动率 tyw藏书 高速数字电路设计 要得到旁路电容的正确值 分为以下几步 1.计算在电路板上期望的最大电流变化值

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