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WG2005教程

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WG2005教程,详解WG2005原理图及PCB技巧

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MENTOR WG 2005 使用入门 BY onefinger 软件模块说明: DxDesigner 原理图输入及集成管理环境 DxDesigner 是原理图设计输入的完整解决方案,包括设计创建、设计定义和设计复用。 提供强大的原理图输入功能,实现 PCB 网表的自动转换,支持 LMS(Library Management System)库管理系统, DxDesigner 支持层次化分页式模块化设计,方便实现设计复用缩短 设计周期;集成的仿真和高速电路分析环境。DxDesigner 的主要特点包括: 层次化设计输入管理以及设计复用 提供原理图视图功能 设计数据查询与交叉索引功能 支持多属性编辑以及设计规则(包括物理规则和高速电气规则)传递 集成的数字、模拟、数模混合仿真和高速电路分析环境 集成的 LMS 库管理以及 BOM 清单生成 集成的数据管理,支持团队设计,设计数据的检入、检出、锁定以及版本管理简单 而便捷。 Library Manager 库管理工具 Library Manager 为开发和管理公司的设计库提供了一个中心位置,可确保设计库的一 致性和集成性。在 Library Manager 单一集成环境中,库管理员可创建、修改、维护原理图 符号库、PCB 封装库、焊盘库、IBIS 库、以及包括板型在内的设计工艺库。Library Manager 使管理员有能力对每一个终端、项目或预设计模板赋予相应的权限。Library Manager 有机 结合了 Mentor Graphics 其它的设计工具如 Expedition PCB。在调用其他工具时,可启用 Library Manager 相关工具模块。同时,库管理员也可独立使用 Library Manager 以方便建 库和维护。 Expedition PCB 设计及自动布线 Expedition PCB 为设计师提供了用于复杂 PCB 物理设计、分析和加工一整套可伸缩的 工具,它将交互设计和自动布线有机地整合到一个设计环境中。设计师可以定义所有设计规 则,包括高速布线约束,创建板型,布局,交互布线和自动布线,直到加工文件生成。 Expedition PCB 没有任何设计规模的限制,没有层的限制、器件数量、网线数量和引脚数 的限制,提供给设计师最大的设计空间。Expedition PCB 的核心-获业界大奖的 Auto Active 自动布线器是基于形状的无网格布线器,布线速度极快,布线的可加工性首屈一指。它实现 真正的 45 度布线,并完全支持当今各种复杂封装如 BGA、CSP、COB 和微过孔、埋孔、盲孔 等加工工艺。其器件放置推挤后自动线调整,大面积覆铜处理方法皆独一无二。 Tau板级时序分析 Tau 是业界第一个板极时序验证工具,它专为验证复杂功能块之间的时序关系而开发,这些 功能块包括处理器,存储器和 ASIC 等高速数字器件。执行验证操作时不需要激励信号,也 不需要器件的完整功能模型,可以比全功能仿真更为快速地给出板级时序关系。Tau 既考虑 了芯片内部时延和时钟相位漂移,也考虑了板级时钟摇摆和连线时延。其仿真对象包括同步 电路,异步电路和时钟树。在原理图设计阶段,Tau 可以帮助确定器件速度类型 并 发现需 设置高速布线规则的关键网线,关键互联时延的松弛方程组可以用来驱动 Interconnect Synthesis 工具完成满足板级时序要求的物理布线。Tau 还可以接受高速分析工具生成的连 线时延数据并结合器件时序模型进行板级时序的后验证,以确保设计的时 序正确性,还可 以进一步确定电路板的工作速度极限。 Quiet Expert 电磁兼容分析专家系统 Quiet Expert 是高性能的 EMI/EMC 分析设计工具,具有专家系统的功能,可提供多种 类型的电磁分析,并根据相关的条件计算出电磁辐射的频谱图。 Quiet Expert 内嵌 EMC 专家知识库,可以实现 PCB 板级设计 EMC 检查,报告设计中对 EMC 设计准则的违反,并且指出可能的解决方案;支持常见的建模方式,也可以简单地指定器件 管脚模型的相关参数迅速构建分析模型;可以检查单线的 EMI 辐射频谱,可以考察单线以及 整板的 EMI 辐射,也可以根据辐射方式来考察;支持磁通图、电路板图、频谱辐射、电容谐 振曲线、信号串扰等图形方式。 IS_Floorplanner 基于电气规则驱动的布局及预分析工具 IS_Floorplanner 允许用户通过定义关键路径时延,信号质量,和物理规则等要求来进 行高速设计。这些物理设计要求和电气设计要求,通过 IS_Floorplanner 来即时监视和权衡。 IS_Floorplanner 的集成环境中有一个规则管理系统、时延驱动层次化区域规划器以及交互 式综合和信号完整性分析的能力。规则管理的电子表格界面使之易于输入和维护驱动设计过 程的规则。 时延驱动的层次化区域规则保证器件布局满足信号完整性和时延及生产规则,信号完整 性优化使设计者能找到满足信号完整性要求的终端策略;而拓扑、延时、信号完整性等规则 驱动着综合过程。所谓的综合是布出满足所定义电气规则的网线,信号完整性分析则支持交 互式探查和系统严整两种方式。在已有的一些 EDA 工具中,该工具支持双面接口。 IS_Synthesizer 基于电气规则驱动的互连综合工具 IS_Synthesizer 能帮助设计者以自动或交互式的方式实现没有电气错误的高速电路板 设计。IS_Synthesizer 将自动、交互智能布线器及与之相对应的分析机制结合起来,在电 气规则驱动下,布出满足所定义电气规则的高速连线,保证所有的连线满足电气和生产要求。 系统所分析和比较的是电气规则,如延时等而非线长和平行线等物理限制。IS_Synthesizer 支持真正的无网格结构、实时自动 45 度布线。其特点有:用对称配对拓扑技术,自动综合 出差分对线,以确保最小时延偏差和共模噪声;支持育孔、埋孔、错孔、螺旋孔等 HDI 技术, 以及许多预先定义和定制的连线拓扑。对主要是高速连线的设计来说,IS_Synthesizer 一 次完成你的设计,使设计的周期为最短。 IBIS Standard Library模型解决方案 对于互连综合的模型解决方案 Mentor Graphics 提供了经过验证,确保高度精确的模型 库,ICX Standard Library™提供基于测试的高精度 IBIS 模型包括 ASIC 器件、微处理器、 ROM、RAM 器件、可编程器件和数字逻辑器件,每个模型包含了半导体厂商的数据和完整的 器件标号。 IS_Multiboard高速电路的多板设计工具 对于包含多板和连接器,电缆或多封装模块的高速数字系统的设计 IS_Multiboard 提供完整的解决方案。IS_Multiboard 的主要目的是考究跨越多 板系统的互连网络,将信号完整性扩展到系统级。该工具能分析不同模块之间的 关键信号,其易于使用的界面帮助用户定义电路板、回板和 MCM 的系统结构。例 如,只需将电路板拖放到连接器上,电路板就被装配上了。为了给出最精确的结 果,信号分析包含了连接器插座、电缆插座。系统级连线的信号完整性分析能保 证整个系统的信号完整性。IS_Multiboard 同时也支持将电路板简化成 EBD 模型, 将一个系统简化成一个板来做简单的分析。 一、 库管理 WG 有专用的库管理模块Data And Library Manager 进行各种库文 件的建立、使用、修改和导入导出等各种管理功能。 1、 中心库的功能 由Library Manager建立的库叫作中心库,具有如下主要功能 a、创建symbols, cells, padstacks, part data, parametric data,IBIS models, and layout templates; b、定义和管理partitions-一组Part; c、与PCB或其他库中输入/输出 parts, cells, symbols, padstacks, and IBIS models d、 建立和存储标准的PCB模板(板形、布线层、过孔,线距) 中心库与原理图设计和PCB设计的联系 2、 中心库的建立 2.1 启动Library Manager:选择开始菜单 Start > Programs > Mentor Graphics SDD > DxDesigner-Expedition Flow > Data and Library Management > Library Manager,出现下图所示: 2.2 点击 File > New创建一个中心库文件(.lmc),首先显示一个选择中心 库目录的对话框,如图1: 2.3 点击图标 。键入中心库的名字(如Company_Library),按 ENTER, 然后点击 OK. 显示出中心库的导航树,如图2 图1 图2 库管理模块创建的中心库目录包含以下子目录和文件  CellDBLibs – 包含所有cell (.cel)文件的目录。  Config -包含所有libpdf.cfg文件的目录,libpdf.cfg是Library PDF配置 文件。  IBISModels -包含所有IBIS Model (.ibs)文件的目录。  Layout -包含padstack文件PadstackDB.psk的目录。 LayoutTemplates -包含所有设计模板文件的目录。 LogFiles -包含与中心库相关的LOG文件的目录。 PartsDBLibs -包含所有part (.pdb)文件的目录。 pkt –与一个DxDesigner项目相关联的目录。 sch -与一个DxDesigner项目相关联的目录。 sym -与一个DxDesigner项目相关联的目录。 SymbolLibs -包含所有symbol文件的目录。 wir -与一个DxDesigner项目相关联的目录。 Work – 一个空的目录。 CentLib.prp文件 – 一个包含symbol特性信息的文件。 .dbc 文件- DxDatabook 用户的配置文件 。 .lmc 文件-创建的中心库。 .dproj 文件- 专属中心库的项目文件 .cfg – 记录中心库配置的文件。 sysindex.cbf – 一个与中心库相关联的文件。 viewdraw.ini – DxDesigner用到的配置文件 3、创建一个Symbol: 3.1 选择 Setup > Partition Editor 或 点击图标 ,显示Partition Editor 对话框如图3,点击 ,键入Logic_Gates后点击Apply。 图3 3.2 右键点击Cells节点,从弹出菜单中选择New Partition,显示New Cell Partition 对话框,键入Dip_Thru,点击OK, Dip_Thru cell partition就加入 了中心库。 3.3 同样的方法将SOIC cell partition加入中心库。 4、创建一个Part Partition。 右键点击Parts节点,从弹出菜单中选择New Partition,显示New Part Partition 对话框,键入Logic_Gates点击OK, Logic_Gates part partition就加入了中心库。 如下图所示: 5、 输入Dxd Symbol到中心库 5.1 点击 Symbols,显示出Logic_Gates symbol partition。 5.2 右键点击Logic_Gates弹出菜单如下图所示 5.3 选择Import Symbols,浏览到Mentor Graphics\2005Exp\SDD_HOME \wg\tutorial\LibMgr, 选择 g244a.1和74f244_full.1 DxDesigner symbols 点击OPEN,显示如下图: . 6、创建74f244_half Symbol 6.1 选择Logic_Gates,右键点击弹出菜单,选择New Symbol… 6.2 在New Symbol对话框中键入Symbol的名字:74f244_half 6.3 点击OK。显示Symbol Editor界面 Property部分 绘图部分 6.4 设置Symbol Editor的参数:点击File > Preferences,弹出Preferences对话 框,进行字体、栅格、引脚、自动存储等属性的设置,如下图 点击OK,然后再点击 File > Save进行存盘。 6.5 设置Symbol Type。点击Symbol Type右边的下拉菜单,选择MODULE,如下图 6.6 添加引脚 6.6.1 点击 或 A4。如下图所示: 添加引脚~G,重复操作添加A1、A2、A3、 6.6.2 一次添加多个引脚(Y1~Y4)。点击Symbol > Add Pins,出现Add pins range对话框,name栏中写“Y”,按下图所示填写。 6.6.3 点击OK,四个引脚Y1~Y4添加上了,如下图: 6.7 指定或更改引脚的属性。 6.7.1 点击引脚~G, Pin Property attributes 更新 6.7.2 点击New attribute进行属性的分配 6.7.3 重复上述两步,分配其他引脚的属性 A1 Label = A1 # = 2,11 Port Type = IN Inverted = False Length = 20.000 A2 Label = A2 # = 4,13 Port Type = IN Inverted = False Length = 20.000 A3 Label = A3 # = 6,15 Port Type = IN Inverted = False Length = 20.000 A4 Label = A4 # = 8,17 Port Type = IN Inverted = False Length = 20.000 Y1 Label = Y1 #= 18,9 Port Type = OUT Inverted = False Length = 20.000 Y2 Label = Y2 # = 16,7 Port Type= OUT Inverted = False Length = 20.000 Y3 Label = Y3 # = 14,5 Port Type = OUT Inverted = False Length = 20.000 Y4 Label = Y4 # = 12,3 Port Type = OUT Inverted = False Length = 20.000 6.8 添加DEVICE、PACKAGE TYPE和其他属性 6.8.1 点击 (Select Mode) 清除所有激活的命令; 6.8.2 在Property栏中点击Attribute节点; 6.8.3 点击New attribute,创建新的输入区域,键入DEVICE,如下图所示: 6.8.4 重复上一步骤,键入下列内容; (HETERO:LOGIC:G244A,(LOGIC:74F244_FULL),()LOGIC:74F244_HALF) 6.8.5 点击File>save,进行存盘;点击File>close关闭; 6.8.6 点击File>Quit退出。 7、创建Pads、Hole和Padstacks 用Padstack Editor创建Pads、Hole和Padstacks。 7.1 创建SMT焊盘栈 7.1.1 点击 (Padstack Editor) 7.1.2 点击Pads项,再点击 ,创建出一个新的PAD。在Properties栏 中点击Rectangle,在Pad parameters栏中输入宽24、长70。 7.1.3 点击Padstacks项, 再点击 的名字24x70 Rectanngle ,创建一个新的焊盘栈,键入它 7.1.4 在Available pads栏中点击Rectangle 70 x24,点击Top mount栏 选中,点击’<’; 7.1.5 同样方法使Bottom mount栏中显示Rectangle 70 x24 7.1.6 点击File>save,进行存盘 7.2 创建通孔焊盘栈 7.2.1 7.2.2 7.2.3 点击Holes项,再点击 ,创建出一个新的孔; 在hole size栏中选中Round,Diameter中键入38; 钻孔符号按下图选择 7.2.4 点击Pads项,再点击 ,创建出一个新的PAD。在Properties栏 中点击Round,在Pad parameters栏diameter中输入58,回车。 7.2.5 再点击 创建出一个PAD。在Properties栏中点击Square,在Pad parameters栏中输入58,回车。 7.2.6 点击Padstacks项, 再点击 ,创建一个新的焊盘栈,键入它 的名字58 Round; 7.2.7 在Properties栏中Type下拉菜单中选择Pin_Through; 7.2.8 在Available pads栏中点击Square 58,选中Top mount和Bottom mount栏,点击’<’; 7.2.9 在Available pads栏中点击Round 58,选中internal栏,点击’<’; 7.2.10 在Available hole栏中选择Rnd 38 7.2.11 点击File>save,进行存盘,点击File>Quit退出。 8、创建cells 8.1 创建一个DIP封装 8.1.1 点击 Tools>Cell Editor 或点击图标 ( Cell Editor),弹出 Cell Editor 对话框,如图 4 所示。Partition 栏中选择 Dip_Thru, 再点击 Package 标签,点击 框如图 5。 弹出 Create Package Cell 对话 图4 8.1.2 键入 Cell 的名字 20_PIN_ DIP,按图 5 所示的内容填写。 图5 8.1.3 点击Next,弹出Place Pin对话框如下图。点击Pin1的Padstack Name栏,下拉菜单中选择58 Square 8.1.4 选择Pin2~Pin20(按着Shift),点击Padstack Name栏,下拉菜 单中选择58 Round 8.1.5 点击Parameter Place标签栏,在Pattern type栏中选择DIP,键 入各个封装尺寸,点击Place,弹出实际图形,点击 调整到 合适大小,如下图 8.1.6 点击File>save,进行存盘,点击File>Exit Graphics返回Cell Editor对话框。 8.1.7 点击Apply后关闭Cell Editor对话框 8.2 创建一个SMT封装 8.2.1 右键点击Cells下的SOIC,弹出菜单中选择New Cell,如下图所示 8.2.2 在弹出New Cell对话框中键入新的Cell的名字20_pin_SOIC,如 下图: 8.2.3 点击OK,弹出Create Package Cell对话框,按下图填写各个内容 8.2.4 点击Next,弹出Place Pins对话框,选中Pin1~Pin20,点击 Padstack Name栏,下拉菜单中选择24x70 Rectangle, 点击 Rotation栏,下拉菜单中选择90°。 8.2.5 点击Pattern Place标签栏,在Pattern type栏中选择SOIC,键入 各个封装尺寸,点击Place,弹出实际图形,点击 调整到合适 大小,如下图 8.2.6 8.2.7 8.2.8 点击图标 (Draw Mode),在工具;栏中点击图标 ,在管脚1 上放置一个圆圈标识 点击File>save,进行存盘,点击File>Exit Graphics返回Cell Editor界面。 点击OK。 9、创建Parts 9.1 定义一个DEVICE 74F244 9.1.1 右键点击Logic_Gates,弹出菜单中选择New Part 9.1.2 在弹出的Part Editor的对话框中点击图标 ,在Part listing 的Number栏中键入编号100-100000-001,在Name栏中键入74F244, 在Label栏中键入F244 9.1.3 点击Pin Mapping,弹出Pin Mapping对话框如图6,点击Assign Symbol部分的图标 (Import),弹出Import对话框如图7; 9.1.4 在Central Library Partition的下拉菜单中选择Logic_gates, 点击g244a,按照图7中内容填写。 图6 图7 9.1.5 在Import对话框中点击Cells标签栏,点击Cell name 栏中的 20_pin_SOIC,如下图, 9.1.6 点击OK返回Pin Mapping对话框 9.1.7 在Pin Mapping对话框中点击Assign Package Cell部分的图标 ,选择20_pin_dip,在Import cell as栏中选择Alternate, 如下图 9.1.8 点击OK返回Pin Mapping对话框。 9.2 配置Symbol 9.2.1 管脚的逻辑配置。在Pin Mapping对话框中点击Logical标签栏 Define equivalent…栏中内容按下图填写管脚类型和名称 9.2.2 管脚的物理配置。在 Pin Mapping 对话框中点击 Physical 标签 栏,Physical pin assignment 栏中内容按下图填写管脚号 9.2.3 管脚的电源、地和不用管脚的配置。在Pin Mapping对话框中点 击Supply and NC标签栏,内容按下图填写 9.2.3 点击OK返回Part Editor界面 9.2.4 点击File>Save存盘 9.3 配置Alternate Symbol 9.3.1 在Part Editor对话框中点击Pin Mapping 9.3.2 在Pin Mapping对话框,点击Assign Symbol部分的图标 (Import),弹出Import对话框如下图,按图中所示选择 9.3.3 点击OK。 9.3.4 管脚的逻辑配置。在Pin Mapping对话框中点击Logical标签栏 Define equivalent…栏中内容按下图填写管脚类型和名称 9.3.5 点击OK返回Part Editor对话框。 9.3.6 点击File>Save存盘 9.3.7 在Pin Mapping对话框,点击Assign Symbol部分的图标 (Import),弹出Import对话框如下图,按图中所示选择 9.3.8 点击OK。 9.3.9 管脚的逻辑配置。在Pin Mapping对话框中点击Logical标签栏 Define equivalent…栏中内容按下图填写管脚类型和名称 9.3.10 在Assign symbol栏中选择74f244_Full为默认符号。如下图所示 9.3.11 点击File>Save存盘 9.3.12 点击File>Exit退出Part Editor环境。 9.4 管脚配置的修改 9.4.1 点击Tools>Modify Cell & Symbol Pin弹出Modify Pin对话框如 下图 9.4.2 检查管脚的配置并修改。 二、 原理图设计(DxDesigner) 1、 设计流程 2、 设计操作 2.1 启动DxDesigner 。Start > Programs > Mentor Graphics SDD > DxDesigner-Expedition Flow > Design Entry > DxDesigner 2.2 创建一个新项目, 2.2.1 点击File>New,弹出菜如下图,点击Project标签 2.2.2 Catagories栏中点击General,Types栏中点击Default图标 2.2.3 Name栏中键入项目名称Gate_test,Location栏中选择中 心库文件夹 2.2.4 点击More…,显示设计配置信息如下图 2.2.5 选择中心库的路径写入Path栏中。 2.2.6 点击Expedition PCB节点,进行各项设置。 按下列数据设置 Setting Keybindings Configuration File Allow Forward Annotation Allow Back Annotation Constrain in CES Use CDB Flow Automatic Update of Schematic Files Value Disable expedition.cfg Enable Enable Enable Enable Disable 2.2.7 点击OK,一个gate_test.dproj创建就好了。 2.3 链接DxDesigner项目和中心库 2.3.1 右键点击Design Roots,在弹出菜单中选择Invoke Project Edit 2.3.2 在弹出Project Editor对话框中按下图选择 2.3.3 点击OK。 2.4 创建一个原理图 2.4.1 点击File>New>File标签,点击Type栏中的Schematic, 2.4.2 在Name栏中键入原理图名字,点击确定。 2.5 在原理图上放置Symbol 2.5.1点击Add > Device from PDB,弹出Place Device对话框 2.5.2 在Partition下拉菜单中选择Logic_Gates,然后在Parts found 栏中选择74F244 2.5.3 在Select Symbol栏中选择元器件符号,在Preview Avalable Cells栏中选择需要的封装。 2.5.4 点击Place放置元器件符号,重复以上步骤可放置多个元器 件符号,见下图。 2.6 连接元器件。 2.6.1 点击Add > Net,连接对应的引脚 2.6.2 点击Select图标退出Net命令 2.6.3 点击File>Save存盘。 3、 编译原理图 3.1 点击Tools>Compile CDB,软件运行CDB编译器 3.2 点击Tools>Package CDB,弹出CDB Package对话框如下图。 3.3 点击Run,弹出如下信息 3.4 根据提示的信息可更改错误之处。如无任何错误则可进行PCB设计。 3.5 点击Tools > Launch Expedition进行PCB设计。 三、 PCB设计(Expedition) 1、 打开一个PCB 1.1 启动Expedition Pcb, 选择Start > Programs > Mentor Graphics SDD > > Layout > Expedition PCB 1.2 点击File>Open,找到所在路径即可 2、 设置项目整体属性 2.1 点击Setup > Project Integration;弹出Project Integration 对话框,点击Forward Annotate,点击Close 2.2 点击图标 (Place Mode),在点击 (Place parts and cells), 选择unplace项,然后点击Include All图标(>>) 2.3 点击Apply,将图形放置在合适的位置上即可。 2.4 点击ECO>REPLACE,更改封装形式。 pcb中pcb文件的建立和网表调入: 1、pcb文件建立:file →new →根据job management wizard来建立; 2、调入网表: ●打开新建的pcb文件,运行forword annotion(或者运行design capture中的PCB integration); ●edit →place →part :在“unplaced”前打勾→选中所有元器件→点击“》” 标把所有元器件放到“active”框中 → apply →左键拖动点击 → 元件件 以及网络连接都到pcb中了; ●改动了原理图之后调入网表: 在DxDesigner中先保存 →verify →compile CDB →package design (tools中) → pcb integration(project中),要执行forword annotation → 在pcb中用 上述方法把元器件加到pcb文件中; 3、修改pcb层数: setup →setup parameters :general →layers →number of physical 中数字改 为希望的层数(如“2”)→点击右面的“remap layers”图标 → 在弹出框中点 击“ok” → 点击右下角的“apply” → 完成设置; 4、修改pcb尺寸:在draw mode下拖动原有的板框即可,或者选中框 → 右键 → 编辑框属性 → 修改尺寸,draw mode切换方式如下: 1、红色框是pcb框,淡兰色框是布局、布线区; 2、将尺寸设置为mm:setup →setup parameters→general → 右侧 → 选中; Expendition pcb 中的一些操作 1、选择重叠的不同层的元器件等:左键点住+tab; 2、布线:点击工具栏的“route mode”图标(见下图),在器件引脚处点住左键 拖动一小段即可(“esc”结束布线、双击切换布线层、单击后可以拐弯); 印制线位置调整:在“Route mode”下选中印制线拖动即可; 3、设置最小移动距离等:setup→edit control→grids→palcement related 第二行改 数字; 4、自动布线: 进入“route mode”→印制线全选(点住左键画个大框)→del :删除印制线; route →auto route →设置 →点击下面的“route”按钮即可; 5、自动放置测试点: route →test piont →auto assign → 在相应 net 右面required下设置需要的个数 →点击“place”按钮即可; 注:要在 setup →setup parameters→general 右下角“test piont settings”中设置 好测试点的类型等;cell是测试点类型,test选择测试点放在哪一面,ref des 中填写自动命名测试点的前缀; 6、铺设地线层: route →planes →place shape →画一个框→在drawing mode下选中该框,点击右 键编辑其属性:定义框的网络属性(选择一个net),定义框在哪一层; route →planes →processor →在弹出框中定义“铺设(hatch)”方式→ok 左面:定义同一 net 名的焊盘和过孔的连接方式; 右面:定义clearance; 右下角的工具框:定义印制线 hatch 的宽度和方式; 禁布铜皮:edit →place →plane obstruct →画一个框即可;hatch时自动让开; 注意1:setup →setup parameters →planes中可以定义某一层为某个net 的planes, 设定planes的net只要把希望的net选入“included nets”中即可 (当心:只 可以选择一个net);不定义“planes层”照样可以 “hatch” ; 注意2:只在“All on”和“display schemes”pcb显示方式下才可以看到铺设的 铜皮; 7、删除所有的铜皮和导线:都在route下拉菜单下; 8、布置泪滴:route →teardrops →设置参数 → apply ; 删除泪滴:edit →add to select set → teardrops →按“delete”即可删除; 如果不行,再edit →unfix →按“delete” 注意:如果pcb空间不够,就不会生成泪滴; 9、pcb开槽:“draw mode”下画一个闭合的框,定义其属性为drill drawing ( through ) 即可;要在view →display control →general 中设置drill drawing层的显示颜色, 否则会看不到; 各种文件后缀名 1、DxDesigner: 项目名: .prj 原理图文件: .sbk Central library:.Lmc 2、expendition pcb: Import ascii :.hkp Edif netlist:.edf pcb设计文件:.pcb Variants manage:.vad(默认在根目录下) Gerber tool:.gdo Pcb 操作的一些快捷键 c change d delete f find h highlight m move p place r rotate u unhighlight x execute (a named command) z zoom a all b board c coordinate d draw object f fiducial g grid h highlighted j jumper l layer n net p pin r ref-des s selected t testpoint v via w width - used so frequently it should be considered an object in this context. x snap point (represented on the display as an "x"). c change d delete f find h highlight m move p place r rotate u unhighlight x execute (a named command) z zoom a all b board c coordinate d draw object f fiducial g grid h highlighted j jumper l layer n net p pin r ref-des s selected t testpoint v via w width - used so frequently it should be considered an object in this context. x snap point (represented on the display as an "x").

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