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xilinx 原语使用方法

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标签: xilinx原语使用方法

xilinx 原语使用方法

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34 Xilinx cout Xilinx Primitive Xilinx Xilinx LUT D RAM 1 FPGA Xilinx Verilog Xilinx 341 HDL C FPGA 10 IO SliceCLB G DSP48 36 C Virtex4 RAMROM 36 DSP48 DSP48 1818 3 18 18 48 48 Verilog module fpgav4dsp48 BCOUT P PCOUT A B BCIN C CARRYINCARRYINSEL CEA CEB CEC CECARRYIN CECINSUB CECTRL CEM CEP CLK OPMODE PCIN RSTA RSTB RSTC RSTCARRYIN RSTM RSTP input BCIN CARRYINCEACEB RSTA CEPCLK SUBTRACT output 170BCOUT output ......

3.4 Xilinx “cout” Xilinx Primitive Xilinx Xilinx LUT D RAM 1 FPGA Xilinx Verilog Xilinx 3.4.1 HDL C FPGA 10 I/O Slice/CLB G DSP48 3-6 C++ Virtex-4 RAM/ROM 3-6 DSP48 DSP48 18*18 3 18 18 48 48 Verilog module fpga_v4_dsp48( BCOUT, P, PCOUT, A, B, BCIN, C, CARRYIN,CARRYINSEL, CEA, CEB, CEC, CECARRYIN, CECINSUB, CECTRL, CEM, CEP, CLK, OPMODE, PCIN, RSTA, RSTB, RSTC, RSTCARRYIN, RSTM, RSTP, input BCIN, CARRYIN,CEA,CEB, RSTA, CEP,CLK, SUBTRACT); output [17:0]BCOUT; output [47:0] P, PCOUT; // input [17:0] A, B; // input [47:0] C, PCIN; input [1:0] CARRYINSEL; input [6:0] OPMODE; CEC,CECARRYIN,CECINSUB,CECTRL,CEM, RSTB,RSTC,RSTCARRYIN,RSTM,RSTP,SUBTRACT; // DSP48 DSP48 #( .AREG(1), // Number of pipeline registers on the A input, 0, 1 or 2 .BREG(1), // Number of pipeline registers on the B input, 0, 1 or 2 .B_INPUT("DIRECT"), // B input DIRECT from fabric or CASCADE from another DSP48 .CARRYINREG(1), // Number of pipeline registers for the CARRYIN input, 0 or 1 .CARRYINSELREG(1), // Number of pipeline registers for the CARRYINSEL, 0 or 1 .CREG(1), // Number of pipeline registers on the C input, 0 or 1 .LEGACY_MODE("MULT18X18S"), MULT18X18S .MREG(1), // Number of multiplier pipeline registers, 0 or 1 .OPMODEREG(1), // Number of pipeline regsiters on OPMODE input, 0 or 1 .PREG(1), // Number of pipeline registers on the P output, 0 or 1 .SUBTRACTREG(1) // Number of pipeline registers on the SUBTRACT input, 0 or 1 ) fpga_v4_dsp48 ( .BCOUT(BCOUT), // 18-bit B cascade output .P(P), // 48-bit product output .PCOUT(PCOUT), // 48-bit cascade output .A(A), // 18-bit A data input .B(B), // 18-bit B data input .BCIN(BCIN), // 18-bit B cascade input .C(C), // 48-bit cascade input .CARRYIN(CARRYIN), // Carry input signal .CARRYINSEL(CARRYINSEL), // 2-bit carry input select .CEA(CEA), // A data clock enable input compatibility, NONE, MULT18X18 // Backward or .CEB(CEB), // B data clock enable input .CEC(CEC), // C data clock enable input .CECARRYIN(CECARRYIN), // CARRYIN clock enable input .CECINSUB(CECINSUB), // CINSUB clock enable input .CECTRL(CECTRL), // Clock Enable input for CTRL regsiters .CEM(CEM), // Clock Enable input for multiplier regsiters .CEP(CEP), // Clock Enable input for P regsiters .CLK(CLK), // Clock input .OPMODE(OPMODE), // 7-bit operation mode input .PCIN(PCIN), // 48-bit PCIN input .RSTA(RSTA), // Reset input for A pipeline registers .RSTB(RSTB), // Reset input for B pipeline registers .RSTC(RSTC), // Reset input for C pipeline registers .RSTCARRYIN(RSTCARRYIN), // Reset input for CARRYIN registers .RSTCTRL(RSTCTRL), // Reset input for CTRL registers .RSTM(RSTM), // Reset input for multiplier registers .RSTP(RSTP), // Reset input for P pipeline registers .SUBTRACT(SUBTRACT) // SUBTRACT input ); endmodule 3.4.2 I/O 3-7 3-7 1 BUFG BUFG RTL 3-28 PLL // BUFG: // Xilinx HDL BUFG BUFG_inst ( .O(O), // .I(I) // / ); // BUFG_ins DCM Global Clock Buffer ISE 9.1 RTL 3-32 BUFG 2. BUFMUX BUFMUX 3-32 RTL BUFMUX1 I1 I0 RTL I0 M I1 M BUFMUX BUFMUX1 S Virtex-II/II-Pro/4/5, Spartan-3/3E/3A ISE 9.1 Global Clock Buffer 2-to-1 MUX BUFMUX1 S I1 2 1 BUFMUX // BUFGMUX: // // Xilinx HDL BUFGMUX BUFGMUX_inst ( .O(O), // .I0(I0), // 0 .I1(I1), //1 .S(S) // ); // BUFGMUX_inst I0 BUFMUX1 RTL 3-33 3-33 RTL 3. BUFIO BUFIO I/O I/O BUFIO RTL BUFIO BUFR I/O I/O BUFIO CLB RAM Virtex-4/5 I/O BUFIO // BUFIO: // // Xilinx HDL BUFIO BUFIO_inst ( .O(O), // .I(I) // ); // BUFIO I/O I/O Local Clock Buffer ISE 9.1 RTL 3-34 RTL RTL BUFIO BUFR BUFR 3 1 8 3-34 I/O BUFR BUFR BUFR 4. BUFR BUFR BUFIO I/O I/O BUFIO
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