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CypressUSB的主从FPGA控制实现代码1
标签: CypressnbspUSB的主从FPGA控制实现代码
usb_test\adc_1ch.v ........\adc_fifo.ngc ........\adc_fifo.v ........\adc_fifo.xco ........\adc_itfc.ngc ........\adc_itfc.v ........\adc_itfc_1ch.v ........\agc_1ch.v
上传者:论文帝上传时间:2013年07月01日
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A7125编程资料(全)包括数据手册以及代码示例1
标签: A7125编程资料包括数据手册以及代码示例
A7125\RC_A7125_x1_FIFO Mode with Hopping function\RC_A7125_01 Hopping Reference code for FIFO mode V1.2.pdf .....\...........................................\RC_A7125_01 Hopping Reference code fo
上传者:火龙果上传时间:2013年08月22日
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fifo源码以及测试文件基于ISE14.21
标签: fifoISE14 2
fifo ....\\fifo.gise ....\\fifo.xise ....\\fuse.log ....\\fuse.xmsgs ....\\fuseRelaunch.cmd ....\\ipcore_dir ....\\..........\\coregen.cgp ....\\..........\\coregen.log
上传者:论文帝上传时间:2013年07月01日
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EZ-USB系列2100技术参考手册1
标签: EZUSB2100参考手册
............................................................................. 8-48.3.2 OUT Data Transfer .................................................................. 8-48.4 Setting Isochronous FIFO Sizes
上传者:rubyonrails上传时间:2013年09月20日
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介绍EZ-USB(TM)系列2100 USB控制器的特性及应用1
标签: 介绍EZUSBTM系列2100USB控制器的特性及应用
............................................................................. 8-48.3.2 OUT Data Transfer .................................................................. 8-48.4 Setting Isochronous FIFO Sizes
上传者:lamas上传时间:2013年09月19日
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针对于Virtex5 FPGA的DDR2读写测试的完整工程1
标签: Virtex5 FPGADDR2
.......\\_verilog_hintfile .......\\_xmsgs .......\\......\\ngc2edif.xmsgs .......\\......\\ngcbuild.xmsgs .......\\......\\xdl.xmsgs .......\\a64_128_distram_fifo.ngc .......\\a64_64_distram_fifo
上传者:论文帝上传时间:2013年07月01日
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深入浅出玩转FPGADIY数码相框工程源码1
标签: 深入浅出玩转FPGAnbspDIY数码相框工程源码
.................\.............\..\alt_synch_pipe_pc8.tdf .................\.............\..\alt_sync_fifo_0fm.tdf .................\.............\..\alt_sync_fifo_0oi.tdf .................\.............\..\alt_sync_fifo
上传者:论文帝上传时间:2013年07月01日
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DVD防震理论研究1
标签: DVD防震理论研究
问题。寄存器的选型:首先,寄存器必须是T*W容量的寄存器,而且信号的读取必须是先进先出,那么,用一个现有的芯片FIFO就完全可以解决了。FIFO 是一个首字母缩略词为 先进,先出。这个表示描述队列的原则: 先进来的信号首先处理。第一代FIFO存储器是基于“导向”理论的,数据从输入端被移到输出端,所需要的时间称为导向时间。以长度为8的FIFO为例说明其工作原理。入图所示   
上传者:crazyjackson上传时间:2013年09月19日
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两个用CY7C68013开发USB的例子1
标签: 两个用CY7C68013开发USB的例子
详细说明:两个用CY7C68013开发USB的例子,很详细,做项目时研究过! 文件列表: FX2 GPIF Primer Design Files ....\DSP Example ....\...\FX2 GPIF to TI 5416 Header pin-out list.xls ....\...\FX2_to_TI5416_HPI GPIF FIFO
上传者:小瑞上传时间:2013年09月01日
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Xilinx VirtexII-pro的开发板工程文件1
标签: Xilinx VirtexIIpro
........................\\\\clk_module.vhd ........................\\\\clout16b_fifoA_fifoB.vhd ........................\\\\clout16b_fifoA_fifo
上传者:论文帝上传时间:2013年07月01日
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C++语言编写的针对CY7C68013A芯片的固件程序1
标签: C语言编写的针对CY7C68013A芯片的固件程序
C++语言编写的针对CY7C68013A芯片的固件程序。包括了对USB Slave FIFO的配置和内部传输管道以及FIFO大小的必要控制。该程序在硬件上通过测试,在没有其他USB设备干扰的应用下,可以确保450Mbps通讯效率。 固件源代码\fw\build.bat ..........\..\dscr.a51 ..........\..\DSCR.LST
上传者:sharley上传时间:2013年08月22日
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异步FIFO结构0
标签: 异步FIFO
第一部分 设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。 一开始,要注意,FIFO通常用于时钟域的过渡,是双时钟设计。换句话说,设计工程要处理(work off)两个时钟,因此在大多数情况下,FIFO工作于独立的两个时钟之间。然而,我们不从这样的结构开始介绍—我们将从工作在单时钟的一个FIFO特例开始。虽然工作
上传者:maylove上传时间:2012年12月27日
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USB1.1的对SD卡的读写的Verilog代码1
标签: USB1 1的对SD卡的读写的Verilog代码
.......\.......\.README.swp .......\.......\dffr.v .......\.......\README .......\.......\stm_def.v .......\.......\tri_signal.v .......\.......\U8051int.v .......\.......\Ubulkfifo
上传者:sharley上传时间:2013年09月01日
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The Art of Hardware Architecture2
标签: ICdesign
3.7 Data Transfer Using Synchronous FIFO ........................................... 66 3.7.1 Synchronous FIFO Architecture ............................................ 67 xiii Contents 3.7.2
上传者:zjuxieyi上传时间:2015年10月12日
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STM32F10xxx参考手册1
标签: STM32F10xxx
SDIO状态寄存器(SDIO_STA) 397 20.9.12 SDIO清除中断寄存器(SDIO_ICR) 398 20.9.13 SDIO中断屏蔽寄存器(SDIO_MASK) 399 20.9.14 SDIO FIFO计数器寄存器(SDIO_FIFOCNT) 401 20.9.15 SDIO数据FIFO寄存器(SDIO_FIFO) 401 20.9.16 SDIO
上传者:bootloader上传时间:2013年06月26日
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