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CPLD从入门到精通

可以毫不夸张的讲,FPGA/CPLD能完成任何数字器件的功能,上至高性能CPU,下至简单的74电路,都可以用FPGA/CPLD来实现。

FPGA/CPLD如同一张白纸或是一堆积木,工程师可以通过传统的原理图输入法,或是硬件描述语言自由的设计一个数字系统。通过软件仿真,我们可以事先验证设计的正确性。在PCB完成以后,还可以利用FPGA/CPLD的在线修改能力,随时修改设计而不必改动硬件电路。

使用FPGA/CPLD来开发数字电路,可以大大缩短设计时间,减少PCB面积,提高系统的可靠性。

FPGA/CPLD还可以做数字IC设计的前端验证,用这种方式可以很大程度上降低IC设计的成本。

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CPLD从入门到精通 文档列表

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《5分钟学会使用CPLD》
标签:CPLD
积分:1 下载次数:74资源类型:应用文档上传者:tiankai001上传时间:2013-01-28
简介:《5分钟学会使用CPLD》 简介:文中介绍了CPLD的使用方法,从CPLD的原理图绘制到软件安装再到程序设计,编译下载,最后得以正常运行。根据实际项目实际的操作介绍了一遍,让初学者更好更快的入门
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FPGA-CPLD开发简明教程
标签:FPGACPLD教程
积分:1 下载次数:9资源类型:教程及课件上传者:tiankai001上传时间:2013-01-27
简介:FPGA-CPLD开发简明教程
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fpga 和 cpld入门教程
标签:fpgacpld入门教程fpgacpld入门教程
积分:1 下载次数:3资源类型:应用文档上传者:huhuhah0009上传时间:2014-03-05
简介:fpga 和 cpld入门教程fpga 和 cpld入门教程fpga 和 cpld入门教程
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超简明QuartusII 教程(CPLD 篇)
标签:QuartusIICPLD
积分:1 下载次数:2资源类型:教程及课件上传者:tiankai001上传时间:2013-02-13
简介:超简明QuartusII 教程(CPLD 篇)
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ispLEVER5.0简明中文教程(CPLD篇)
标签:ispLEVER5 0简明中文教程CPLD篇
积分:0 下载次数:13资源类型:应用文档上传者:tyw上传时间:2013-12-10
简介:ispLEVER5.0简明中文教程(CPLD篇)
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基于Verilog_HDL的数字系统设计入门教程(CPLD篇)
标签:Verilog_HDLCPLD篇
积分:1 下载次数:6资源类型:教程及课件上传者:tiankai001上传时间:2013-02-11
简介:基于Verilog_HDL的数字系统设计入门教程(CPLD篇)
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cpld实验指导书
标签:cpld
积分:1 下载次数:2资源类型:教程及课件上传者:tiankai001上传时间:2013-01-28
简介:cpld实验指导书,实例解析,实验指导
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基于CPLD的单片多功能数字钟.pdf
标签:CPLD单片多功能数字钟
积分:1 下载次数:2资源类型:应用文档上传者:老夫子上传时间:2013-08-15
简介:基于CPLD的单片多功能数字钟 ""# 年第 $% 卷第 &" 期研究与开 发基于 '()* 的单片多功能数字钟刘旄光,李玲%国防科技大学炮兵学院, 湖南长沙摘要:本文介绍了一种基于 '()...
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基于CPLD的PWM发生器设计
标签:基于CPLD的PWM发生器设计
积分:1 下载次数:3资源类型:应用文档上传者:论文帝上传时间:2013-07-01
简介:基于CPLD的PWM发生器设计
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基于CPLD的I2C总线接口设计
标签:I2C总线CPLD接口设计
积分:1 下载次数:2资源类型:应用文档上传者:sinceyoulove上传时间:2013-09-22
简介:在电路设计中,I2C总线是比较常用的两线式串行通信方式,大多数的CPU都擅长于并口操作,不具备直接操作I2C总线接口的能力。为了使不具备I2C总线接口能力的CPU通过对并口的简单操作实现对I2C总线接口的控制,在分析I2C总线常用工作模式的基础上,设计实现工作于主机模式的,以CPLD完成I2C总线开始信号、结束信号的输出,以及并行数据到I2C总线模式串行数据转换或I2C模式串行数据到并行数据转换的I2C接口模块。采用该模块,可以使不具备I2C总线接口的CPU通过并口方便地控制I2C总线设备,简化系统程序设计。 
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FPGA与CPLD实现UART
标签:CPLDFPGAUART
积分:1 下载次数:1资源类型:应用文档上传者:froglucky上传时间:2013-09-22
简介:UART 是广泛使用的串行数据通讯电路。本设计包含UART 发送器、接收器和波特率发生器。设计应用EDA 技术,基于FPGA/CPLD 器件设计与实现UART。
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FPGA/CPLD设计工具——Xilinx ISE使用详解 378页 71.7M
标签:fpgaxilinxCPLD
积分:0 下载次数:105资源类型:技术书籍上传者:tyw上传时间:2013-12-09
简介:FPGA/CPLD设计工具——Xilinx ISE使用详解 378页 71.7M
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@@-CPLD/FPGA常用模块与综合系统设计实例精讲-452页-65.7M.rar
标签:常用模块综合综合系统系统
积分:1 下载次数:10资源类型:应用文档上传者:jujuyaya222上传时间:2014-03-05
简介:本书详细介绍了CPLD/FPGA常用模块与综合应用系统设计的方法与技巧。全书共分为3篇22章,第1篇为基础知识篇,简要介绍了CPLD/FPGA硬件结构知识、VHDL硬件编程语言、Verilog与SystemC编程、常用开发工具;第2篇为常用模块设计实例篇,通过14个模块设计实例,详细介绍了CPLD/FPGA的各种开发技术和使用技巧,这些模块实例几乎涵盖了所有的CPLD/FPGA开发技术;第3篇为综合系统设计实例篇,通过4个综合系统实例,对前面的CPLD/FPGA常用模块进行了综合应用设计。
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《FPGA/CPLD应用设计200例》
标签:FPGACPLD
积分:1 下载次数:214资源类型:技术书籍上传者:论文帝上传时间:2013-07-01
简介:《实用工程技术丛书》之一,是应广大科学研究人员、工程技术人员的迫切需求,参照国内外1000余项FPGA/CPLD应用设计成果,从实用角度出发编写的。其特点是所编内容新颖、齐全,分类规范,使用方便、快捷,是一本具有实用性、启发性、信息性的综合工具书。 《FPGA/CPLD应用设计200例》分上、下两册。上册主要介绍FPGA/CPLD可编程控制器在网络通信、仪器仪表、工业控制、遥感遥测、汽车工业、航天军工及家用电器等领域的典型应用设计实例;下册主要介绍产品设计开发技巧、方法与秘诀,常用设计、开发工具及软件特性,常用芯片的结构特点等内容。《FPGA/CPLD应用设计200例》共计典型应用设计实例287个。
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从零开始学CPLD和Verilog.HDL编程技术
标签:CPLDVerilogHDL
积分:1 下载次数:17资源类型:技术书籍上传者:tiankai001上传时间:2013-01-18
简介:从零开始学电子技术丛书-全11本。从零开始学CPLD和Verilog.HDL编程技术
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Altera FPGA/CPLD设计 (基础篇)
标签:AlteraFPGACPLD设计基础篇
积分:1 下载次数:89资源类型:应用文档上传者:nkyqsl上传时间:2013-09-22
简介:Altera FPGA/CPLD设计(基础篇)系统地介绍了FPGA/CPLD的基本设计方法。在介绍FPGA/CPLD概念的基础上,介绍了Altera上流FPGA/CPLD的结构与特点,并通过丰富的实例讲解Quartus II与ModelSim、Synplify Pro等常用EDA工具的开发流程。Altera FPGA/CPLD设计(基础篇)附带两张光盘:光盘1中收录了Altera Qualtus II Web版软件,读者可以安装使用;光盘2中收录了本书所有实例的完整工程、源代码、详细操作步骤和使用说明文件,便于读者边学边练,提高实际应用能力。Altera FPGA/CPLD设计(基础篇)目录 第1章 FPGA/CPLD简介1.1 可编程逻辑设计技术简介1.1.1 可编程逻辑器件发展简史1.1.2 可编程逻辑器件分类1.2 FPGA/CPLD的基本结构1.2.1 FPGA的基本结构1.2.2 CPLD的基本结构1.2.3 FPGA和CPLD的比较1.3 FPGA/CPLD的设计流程1.4 FPGA/CPLD的常用开发工具1.5 下一代可编程逻辑设计技术展望1.5.1 下一代可编程逻辑器件硬件上的四大发展趋势1.5.2 下一代EDA软件设计方法发展趋势1.6 小结1.7 问题与思考第2章 Altera FPGA/CPLD的结构2.1 Altera高密度FPGA2.1.1 主流高端FPGA——Stratix2.1.2 内嵌高速串行收发器的FPGA Stratix GX2.1.3 新一代90nm高端FPGA StratiX II2.2 Altera低成本FPGA.2.2.1 主流低成本FPGA Cyclone2.2.2 新一代低成本FPGA Cyclone II2.3 Altera的CPLD器件2.3.1 主流的CPLD MAX 3000A2.3.2 CPLD的革 MAX II2.4 小结2.5 问题与思考第3章 Altera Quartus II开发流程3.1 Quartus II软件综述3.1.1 Quartus II软件的特点及支持的器件3.1.2 Quartus II软件的工具及功能简介3.1.3 Quartus II软件的用户界面3.2 设计输入3.2.1 设计输入方式3.2.2 设计规划3.2.3 设计输入文件实例3.2.4 设计约束3.3 综合3.3.1 使用Quartus II软件集成综合3.3.2 控制综合3.3.3 综合实例3.3.4 第三方综合工具3.4 布局布线3.4.1 设置布局布线参数3.4.2 布局布线实例3.4.3 增量布局布线3.4.4 反标保留分配3.5 仿真3.5.1 指定仿真器设置3.5.2 建立矢量源文件3.5.3 仿真实例3.5.4 第三方仿真工具3.6 编程与配置3.6.1 建立编程文件3.6.2 器件编程和配置3.7 小结3.8 问题与思考第4章 Altera的IP工具4.1 IP的概念、Altera的IP4.1.1 IP的概念4.1.2 Altera可提供的IP4.1.3 Altera IP在设计中的作用4.2 使用Altera的基本宏功能4.2.1 定制基本宏功能4.2.2 实现基本宏功能4.2.3 设计实例4.3 使用Altera的IP核4.3.1 定制IP核4.3.2 实现IP核4.3.3 设计实例4.4 小结4.5 问题与思考第5章 Quartus II的常用辅助设计工具5.1 I/O分配验证5.1.1 I/O分配验证功能简介5.1.2 I/O分配验证流程5.1.3 用于I/O分配验证的输入5.1.4 运行I/O分配验证5.2 功率分析5.2.1 Excel.based功率计算器5.2.2 Simulation-based功率估算5.3 RTL阅读器5.3.1 RTL阅读器简介5.3.2 RTL阅读器用户界面5.3.3 原理图的分页和模块层次的切换5.3.4 过滤原理图5.3.5 将原理图中的节点定位到源设计文件5.3.6 在原理图中查找节点或网线5.3.7 使用RTL阅读器分析设计中的问题5.4 SignalProbe及SignalTap II逻辑分析器5.4.1 SignalProbe5.4.1 SignalTap II逻辑分析器5.5 时序收敛平面布局规划器(Timing Closure Floorplan)5.5.1 使用Timing Closure Floorplan分析设计5.5.2 使用Timing Closure Floorplan优化设计5.6 Chip Editor底层编辑器5.6.1 Chip Editor功能简介5.6.2 使用Chip Editor的设计流程5.6.3 Chip Editor视图5.6.4 资源特性编辑器5.6.5 Chip Editor的一般应用5.7 工程更改管理(ECO)5.7.1 ECO简介5.7.2 ECO的应用范围5.7.3 ECO的操作流程5.7.4 使用Change Manager查看和管理更改5.7.5 ECO验证5.8 小结5.9 问题与思考第6章 编程与配置6.1 配置Altera FPGA6.1.1 配置方式6.1.2 主动串行(AS)6.1.3 被动串行(PS)6.1.4 快速被动并行(FPP)6.1.5 被动并行异步(PPA)6.1.6 JTAG配置方式6.1.7 ByteBlaster II下载电缆6.1.8 配置芯片6.2 配置文件和软件支持6.2.1 软件支持6.2.2 配置文件6.3 单板设计及调试注意事项6.3.1 配置的可靠性6.3.2 单板设计要点6.3.3 调试建议6.4 小结6.5 问题与思考第7章 MAX+PLUS II过渡到Quartus II7.1 MAX+PLUS II与Quartus II的功能比较7.2 转换MAX+PLUS II设计7.2.1 改变GUI风格7.2.2 转换MAX+PLUS II工程7.2.3 查看新工程7.2.4 导入MAX+PLUS II配置文件7.3 编辑工程7.3.1 修改设计芯片7.3.2 设置编译选项7.4 编译7.4.1 运行编译器7.4.2 查看工程结构7.4.3 编译报告7.5 时序分析7.5.1 时序设置7.5.2 运行时序分析器7.5.3 时序分析指定路径7.5.4 时序约束布局器第9章 刀路的模拟、校验和后置处理9.1 模拟刀路9.2 校验刀路9.3 后置处理9.4 加工文档9.5 总结附录AA.1 Cimatron快捷键A.2 Cimatron主菜单参数设置A.3 FILE-SETUP设置A.4 NC常见旗标含义A.5 Cimatron数据转换A.6 数控加工工艺卡
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Altera FPGA/CPLD设计(高级篇)
标签:AlteraFPGACPLD
积分:1 下载次数:70资源类型:技术书籍上传者:mamselc上传时间:2013-09-22
简介:《Altera FPGA/CPLD设计(高级篇)》结合作者多年工作经验,深入地讨论了Altera FPGA/CPLD的设计、优化技巧。在讨论FPGA/CPLD设计指导原则的基础上,介绍了Altera器件的高级应用;引领读者学习逻辑锁定设计工具,详细讨论了时序约束与静态时序分析方法;结合实例讨论如何进行设计优化,介绍了Altera的可编程器件的高级设计工具与系统级设计技巧。《Altera FPGA/CPLD设计(高级篇)》附带两张光盘:光盘1中收录了Altera Quartus II Web版软件,读者可以安装使用;光盘2中收录了《Altera FPGA/CPLD设计(高级篇)》所有实例的完整工程、源代码、详细操作步骤和使用说明文件,便于读者边学边练,提高实际应用能力。《Altera FPGA/CPLD设计(高级篇)》可作为高等院校通信工程、电子工程、计算机、微电子与半导体等专业的教材,也可作为硬件工程师和IC工程师的实用工具书。Altera FPGA/CPLD设计(高级篇) 目录 第1章 可编程逻辑设计指导原则 11.1 可编程逻辑基本设计原则 11.1.1 面积和速度的平衡与互换原则 11.1.2 硬件原则 111.1.3 系统原则 131.1.4 同步设计原则 171.2 可编程逻辑常用设计思想与技巧 191.2.1 乒乓操作 191.2.2 串并转换 211.2.3 流水线操作 221.2.4 异步时钟域数据同步 231.3 Altera推荐的Coding Style 271.3.1 Coding Style的含义 271.3.2 结构层次化编码(Hierarchical Coding) 271.3.3 模块划分的技巧(Design Partitioning) 291.3.4 组合逻辑的注意事项 301.3.5 时钟设计的注意事项 331.3.6 全局异步复位资源 391.3.7 判断比较语句case和if...else的优先级 391.3.8 使用Pipelining技术优化时序 401.3.9 模块复用与Resource Sharing 401.3.10 逻辑复制 421.3.11 香农扩展运算 441.3.12 信号敏感表 461.3.13 状态机设计的一般原则 471.3.14 Altera Megafunction资源的使用 491.3.15 三态信号的设计 491.3.16 加法树的设计 501.4 小结 521.5 问题与思考 52第2章 Altera器件高级特性与应用 532.1 时钟管理 532.1.1 时序问题 532.1.2 锁相环应用 602.2 片内存储器 692.2.1 RAM的普通用法 692.2.2 RAM用做移位寄存器 732.2.3 RAM实现固定系数乘法 742.3 数字信号处理 752.3.1 DSP块资源 752.3.2 工具支持 792.3.3 典型应用 792.4 片外高速存储器 802.4.1 存储器简介 802.4.2 ZBT SRAM接口设计 832.4.3 DDR SDRAM接口设计 852.4.4 QDR SRAM接口设计 992.4.5 DDR2、QDR II和RLDRAM II 1002.4.6 软件支持和应用实例 1002.5 高速差分接口和DPA 1022.5.1 高速差分接口的需求 1022.5.2 器件的专用资源 1022.5.3 动态相位调整电路(DPA) 1092.5.4 软件支持和应用实例 1122.6 高速串行收发器 1152.7 小结 1172.8 问题与思考 117第3章 LogicLock设计方法 1193.1 LogicLock设计方法简介 1193.1.1 LogicLock设计方法的目标 1203.1.2 LogicLock设计流程 1223.1.3 LogicLock设计方法支持的器件族 1223.2 LogicLock区域 1223.2.1 Region的类型与常用属性值 1233.2.2 Region的创建方法 1243.2.3 Region的层次结构 1293.2.4 指定Region的逻辑内容 1303.3 LogicLock的约束注意事项 1323.3.1 约束优先级 1323.3.2 规划LogicLock区域 1333.3.3 向LogicLock区域中布置器件特性 1333.3.4 虚拟引脚(Virtual Pins) 1343.4 反标注布线信息 1353.4.1 导出反标注布线信息 1363.4.2 导入反标注布线信息 1383.5 LogicLock设计方法支持的Tcl s cripts 1383.6 Quartus II基于模块化的设计流程 1393.7 小结 1493.8 问题与思考 149第4章 时序约束与时序分析 1514.1 时序约束与时序分析基础 1514.1.1 周期与最高频率 1524.1.2 利用Quartus II工具分析设计 1544.1.3 时钟建立时间 1574.1.4 时钟保持时间 1584.1.5 时钟输出延时 1584.1.6 引脚到引脚的延迟 1594.1.7 Slack 1594.1.8 时钟偏斜 1604.1.9 Quartus II 时序分析工具和优化向导 1604.2 设置时序约束的常用方法 1614.2.1 指定全局时序约束 1624.2.2 指定个别时钟约束 1664.3 高级时序分析 1744.3.1 时钟偏斜 1744.3.2 多时钟域 1764.3.3 多周期约束 1764.3.4 伪路径 1834.3.5 修正保持时间违例 1854.3.6 异步时钟域时序分析 1864.4 最小化时序分析 1874.5 使用Tcl工具进行高级时序分析 1884.6 小结 1894.7 问题与思考 189第5章 设计优化 1915.1 解读设计 1915.1.1 内部时钟域 1925.1.2 多周期路径和伪路径 1935.1.3 I/O接口的时序要求 1945.1.4 平衡资源的使用 1945.2 设计优化的基本流程和首次编译 1955.2.1 设计优化基本流程 1955.2.2 首次编译的约束和设置 1965.2.3 查看编译报告 1985.3 资源利用优化 2005.3.1 设计代码优化 2015.3.2 资源重新分配 2015.3.3 解决互连资源紧张的问题 2035.3.4 逻辑综合面积优化 2035.3.5 网表面积优化 2075.3.6 寄存器打包 2095.3.7 Quartus II中的资源优化顾问 2115.4 I/O时序优化 2115.4.1 执行时序驱动的编译 2115.4.2 使用IOE中的触发器 2125.4.3 可编程输入输出延时 2155.4.4 使用锁相环对时钟移相 2175.4.5 其他I/O时序优化方法 2185.5 最高时钟频率优化 2195.5.1 设计代码优化 2195.5.2 逻辑综合速度优化 2255.5.3 布局布线器设置 2275.5.4 网表优化和物理综合 2285.5.5 使用LogicLock对局部进行优化 2335.5.6 位置约束、手动布局和反标注 2345.5.7 Quartus II中的时序优化顾问 2355.6 使用DSE工具优化设计 2365.6.1 为什么需要DSE 2365.6.2 什么是DSE,如何使用 2365.7 如何减少编译时间 2385.8 设计优化实例 2395.9 小结 2425.10 问题与思考 243第6章 Altera其他高级工具 2456.1 命令行与Tcl脚本 2456.1.1 命令行脚本 2466.1.2 Tcl脚本 2506.1.3 使用命令行和Tcl脚本 2546.2 HardCopy流程 2556.2.1 结构化ASIC 2556.2.2 HardCopy器件 2586.2.3 HardCopy设计流程 2606.3 基于Nios II处理器的嵌入式系统设计 2636.3.1 Nios II处理器系统 2636.3.2 Avalon交换结构 2666.3.3 使用SOPC Builder构建系统硬件 2696.3.4 Nios II IDE集成开发环境 2726.3.5 Nios II系统典型应用 2786.4 DSP Builder工具 2816.4.1 DSP Builder设计流程 2816.4.2 与SOPC Builder一起构建系统 2846.5 小结 2856.6 问题与思考 285第7章 FPGA系统级设计技术 2877.1 信号完整性及常用I/O电平标准 2877.1.1 信号完整性 2877.1.2 单端标准 2927.1.3 差分标准 2967.1.4 伪差分标准 2997.1.5 片上终端电阻 2997.2 电源完整性设计 3007.2.1 电源完整性 3007.2.2 同步翻转噪声 3017.2.3 非理想回路 3047.2.4 低阻抗电源分配系统 3077.3 功耗分析和热设计 3117.3.1 功耗的挑战 3117.3.2 FPGA的功耗 3117.3.3 热设计 3137.4 SERDES与高速系统设计 3157.4.1 SERDES的基本概念 3167.4.2 Altera Stratix GX和Stratix II中SERDES的基本结构 3197.4.3 典型高速系统应用框图举例 3247.4.4 高速PCB设计注意事项 3297.5 小结 3317.6 问题与思考 331

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