序言
指南的使用
索引
用于定义 Verilog 语法的记号说明
Verilog 的简单介绍
背景
语言
编译
模块结构
语句
按字母顺序参考的部分
Always
Begin
Case
编码标准
注释
连续赋值
Defparam
Delay
设计流程
Disable
错误
事件
表达式
For
Force
Forever
Fork
函数
函数调用
门
IEEE1364
If
Initial
实例化
模块
名字
线网
数字
运算符
参数
PATHPULSE$
端口
过程赋值
过程连续赋值
编程语言接口
Repeat
保留字
Specify
Specparam
语句
强度
字符串
任务
任务使能
定时控制
用户定义的原语
While
编译器伪指令
编译器伪指令
`define
`ifdef
`timescale
系统任务和函数
系统任务和函数
$display和$write
$fopen 和$fclose
$monitor 等
$readmemb 和$readmemh
$strobe
$timeformat
随机建模
定时检查
值改变转储
命令行选项
命令行选项
猜您喜欢
推荐内容
开源项目推荐 更多
热门活动
热门器件
用户搜过
随便看看
热门下载
热门文章
热门标签
评论