74LS193中文资料 十进制同步加/减计数器（双时钟） 54193/74193
54LS193/74LS193
逻辑符号
简要说明：
193 为可 预置 的 十 进 制同 步 加 / 减计 数 器 ， 共有
54193/74193，54LS193/74LS193 两种线路结构形式。其主
要电特性的典型值如下：
型号 fc PD
54193/74193 32MHz 325mW
54LS193/74LS193 32MHz 95mW
193 的清除端是异步的。当清除端（CLEAR）为高电平
时，不管时钟端（C DOWN、C UP）状态如何，即可完成
清除功能。
193 的预置是异步的。当置入控制端（LOAD）为低电
平时，不管时钟（C DOWN、C UP）的状态如何，输出端
（QA－QD）即可预置成与数据输入端（A－D）相一致的
状态。
193 的计数是同步的，靠C DOWN、C UP同时加在 4
个触发器上而实现。在C DOWN、C UP上升沿作用下QAQD
同时变化，从而消除了异步计数器中出现的计数尖峰。
当进行加计数或减计数时可分别利用C DOWN或C UP，此
时另一个时钟应为高电平。
当计数上溢出时，进位输出端（CARRY）输出一个低
电平脉冲，其宽度为 C UP 低电平部分的低电平脉冲；当
计数下溢出时，错位输出端（BORROW）输出一个低电平
脉冲，其宽度为 C DOWN 低电平部分的低电平脉冲。
当把 BORROW 和 CARRY 分别连接后一级的 C
DOWN、C UP，即可进行级联。
引出端符号
BORROW 错位输出端（低电平有效）
CARRY 进位输出端（低电平有效）
C DOWN 减计数时钟输入端（上升沿有效）
C UP 加计数时钟输入端（上升沿有效）
CLEAR 异步清除端
A－D 并行数据输入端
LOAD 异步并行置入控制端（低电平有效）
QA－QD 输出端
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