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ALLEGRO 约束规则设置步骤（以DDR 为例）

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标签： Allegro 约束规则设置

ALLEGRO 约束规则设置步骤（以DDR 为例）

ALLEGRO

约束规则设½步骤（以

DDR

为例）

Dyyxh@pcbtech

tzyhust@163.com

本文是我对约束规则设½方面的一些理解，

希望对新手½有所帮助。

由于本人水平有限，

错误之处难免，希望大家不吝赐教！

在进行高速布线时，一般½需要进行线长匹配，这时我们就需要设½½

constraint

规则，并

将这些规则分配到各类

net group

上。下面以

ddr

为例，具½说明这些约束设½的具½步骤。

1．

布线要求

DDR

时钟: 线½

10mil，内部间距 5mil，外部间距 30mil，要求差分布线，必需精确匹

配差分对走线误差，允许在＋20mil 以内

DDR

地址、片选及其他控制线：线½

5mil，内部间距 15mil，外部间距 20mil，应走成

菊花链状拓扑，可比

ddrclk

线长

1000－2500mil，绝对不½短

DDR

数据线，ddrdqs，ddrdm 线：线½

5mil，内部间距 15mil，外部间距 20mil，最½在

同一层布线。数据线与时钟线的线长差控制在

50mil

内。

2．

根据上述要求，我们在

allegro

中设½不同的约束

针对线½（physical）

，我们只需要设½

个约束：DDR_CLK,

DDR_ADDR, DDR_DATA

设½½了上述约束之后，我们就可以将这些约束添加到

net

上了。点击

physical rule set

中的

attach……，再点击右边控制面板中的 more，

弹出对话框

如上图所示，找到

ckn0

和

ckp0，点击 apply，则弹出

选中左边列表中的

NET_PHYSICAL_TYPE,

在右边空格内输入

DDR_CLK,

点击

apply，

弹出

即这两个

net

已经添加上了

NET_PHYSICAL_TYPE

属性，且值为

DDR_CLK.

类似的，可以将

DDR

数据线，数据选通线和数据屏½线的

NET_PHYSICAL_TYPE

设

为

DDR_DATA, DDR

地址线，片选线，和其他控制线的

NET_PHYSICAL_TYPE

设为

DDR_ADDR.

上述步骤完成后，我们就要将已经设½的约束分配到这些

net group

上。

如下图点击

assignment table……

弹出对话框

如下图所示，我们对不同的信号组选择各自的

physical

约束

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