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DDR SDRAM
规范(翻译版)
by 21D
DDR SDRAM
规范翻译版本
QQ：2909557357
特征:
•双倍数据率架构;每个时钟周期传送 2
次数据.
•双向 DQS,DQS
和数据一起传送并被接收端½为捕获数据的辅助信号.
•read
½令时输出数据的边沿和
DQS
边沿对½,write ½令时输入数据的中间和
DQS
边沿对
½.
•½用差分时钟(CK
和
CK#).
•½用DLL技术确保内外时钟(内部工½时钟和外部总线时钟)同步.(DLL:延时锁定回路.
DDR SDRAM
对时钟的精确性有着很高的要求，而DDR
SDRAM有两个时钟，一个是外部的总线时钟，一个是
内部的工½时钟，在理论上DDR
SDRAM这两个时钟应该是同步的，½由于种种原因，如温度、
电压波动而产生延迟½两者很难同步，更½况时钟频率本身也有不稳定的情况（SDRAM也内部
时钟，不过因为它的工½/传输频率较½，所以内外同步问题并不突出）。DDR
SDRAM的tAC就是
因为内部时钟与外部时钟有偏差而引起的，
它很可½造成因数据不同步而产生错误的恶果。
实际
上，不同步就是一种正/负延迟，如果延迟不可避免，那么若是设定一个延迟值，如一个时钟周
期，那么内外时钟的上升与下降沿还是同步的。鉴于外部时钟周期也不会绝对统一，所以需要根
据外部时钟动态修正内部时钟的延迟来实现与外部时钟的同步，这就是DLL的任务。
DLL不同于
主板上的PLL，它不涉及频率与电压½换，而是生成一个延迟量给内部时钟。目前DLL有两种实现
方法，一个是时钟频率测量法（CFM，Clock
Frequency Measurement），一个是时钟比较法（CC，
Clock Comparator）。CFM是测量外部时钟的频率周期，然后以此周期为延迟值控制内部时钟，
DLL就这样反复测量反复控制延迟值，
这样内外时钟正½就相差了一个时钟周期，
从而实现同步。
½内部时钟与外部时钟保持同步。CC的方法则是比较内外部时钟的长短，如果内部时钟周期短
了，就将所少的延迟加到下一个内部时钟周期里，然后再与外部时钟做比较，若是内部时钟周期
长了，就将多出的延迟从下一个内部时钟中刨除，如此往复，最终½内外时钟同步。CFM与CC
各有优缺点，
CFM的校正速度快，
仅用两个时钟周期，½容易受到噪音干扰，并且如果测量失误，
则内部的延迟就永远错下去了。CC的优点则是更稳定可靠，如果比较失败，延迟受½响的只是
一个数据（而且不会太严重），不会涉及到后面的延迟修正，½它的修正时间要比CFM长。DLL
功½在DDR
SDRAM中可以被禁止，½仅限于除错与评估操½，正常工½状态是自动有效的。)
•CK
的每个上升沿输入½令,数据和
DM
同时需要参考
DQS
的边沿状态.
•内部 4bank
结构.
•½用 DM
来屏½写入时的无用数据.
•突发长度可选：2，4
或
8.
•CAS
½伏期:2 或
2.5;DDR400
还可选择
3.(CAS
½伏期:read ½令发出的同时列地址也已经选定,½
是仍要经过一段时间才有数据在
data bus
上出现.所以从
read
½令发出到第一笔数据输出的这段
时间被定义为
CAS latency)
•每次突发写入后执行 auto precharge(可选)(预充电:在逻辑
bank
内关闭现有工½行而打开新的工
½行的动½就是预充电)
•自动刷新模式和自刷新模式.(自动刷新:通过
RAM
内部行地址生成器自动生成行地址进行刷新
操½以保留数据;自刷新主要用于½功耗状态下的数据保存)
•I/O 2.5v
工½电压(兼容
SSTL_2
标准).
•VDDQ: +2.5 V
0.2
V for DDR 200, 266, or 333
+2.6
0.1
V for DDR 400
•VDD:+3.3 V
0.3
V or +2.5 V
0.2
V for DDR 200, 266,or 333
+2.6
0.1
V for DDR 400
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一般描述:
DDR SDRAM
是由高速
CMOS
电路构成,内部含有四个
L-bank
的同步随机存储器件.此类器件容
量大小定义如下:
64 Mb has 67,108,864 bits
128 Mb has 134,217,728 bits
256 Mb has 268,435,456 bits
512 Mb has 536,870,912 bits
1 Gb has 1,073,741,824 bits
DDR SDRAM
采用双倍数据率架构以实现高速的数据读写.所谓双倍数据率架构实质上是
2
½
预取技术结合一个有可以在时钟上下沿½可传送数据的
I/O
的
interface. DDR SDRAM
的一次读/
写操½操½在其内部时钟的控制下一次传送
2
倍芯片½½(n)的数据(DDR
SDRAM
的一个存贮单元
存储了
2
倍芯片½½的数据,比如芯片½½是
16bit,那么一个存贮单元存储 32bit
的数据)然后分成
2
路的各
n bit
的数据给复用器,由复用器再合成一路
n bit
的数据流,然后在
DQS
的控制下在外部
时钟上升和下降沿分两次由
I/O
传送.
数据选取脉冲
DQS
和
data
一起传送并被数据接收端用来分离数据.在读操½时，DQS 由
DDR
发出，在写操½时
DQS
信号则由控制器发出.
read
½令时输出数据的边沿和
DQS
边沿对½,write
½令时输入数据的中间和
DQS
边沿对½.
DDR SDRAM
½用差分½式的时钟
CK
和
CK#，CK
由½变高和
CK#由高变½的交叉点被用来定
义为
CK
的上升沿.½令（包括地址和控制信号在）在每个
CK
的上升沿被打入,数据在
DQS
和
CK
的控制下输入(write)或输出(read).
DDR SDRAM
的读/写操½采用突发模式（所谓突发是指在同一行中相邻的存储单元连续进行
数据传输的方式）.数据传输开始于选定的地址并依据设定的突发长度自动的对相应的存储单元
进行读写.Active ½令用来打开对应
bank
的工½行（row），而后在读写½令发出的同时会打开
相应的列（column）,确定地址后
DDR SDRAM
会根据已经设定½的突发长度进行数据的传输.DDR
SDRAM
提供了
3
种突发长度
2，4，8
可供选择.在最后一个突发数据传输完成后会执行
auto
precharge
来关闭½前工½行并打开新的工½行.
½为标准的
SDRAM
的一种，DDR
SDRAM
采用了管线和多
bank
的架构已实现多
bank
同时工
½，因此需要通过隐藏行预充电和
active
的时间以提供更高的带½.
DDR SDRAM
在½功耗模式或休眠模式下会进行自动刷新或自刷新操½已保证数据的完整。
DDR SDRAM
所有输入端和
JEDEC
对
SSTL_2
的定义兼容，同时所有输出端兼容
JEDEC
对
SSTL_2
CLASS II
的要求。
开始的
DDR SDRAM
的工½电压
VDD
是
3v3,最后工½电压会统一为 2v5.这个过渡的时间的长
短由制造商自行决定.
本规范包含了所有
JEDEC
要求的
DDR SDRAM
所必需的基本特征和功½定义.同时一些可选的
要求也被包含在本规范中并进行了说明和备注.某些制造商会在本规范的基础上进行扩展而提供
更优化的时序或提供一些可选的功½的产品.
备注:被规范中所有的功½描述和时序定义默认在
DLL enable
的状态.
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FIGURE 3: FUNCTIONAL BLOCK DIAGRAM OF DDR SDRAM
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