面向IEEE 802.16e 中 LDPC 码，分析了各种译码算法的译码性能，归一化最小（NMS）算法具备较高译码性能和实现复杂度低的特点。提出一种基于部分并行方式的LDPC 译码器结构，可以满足IEEE802.16e 中非规则LDPC 码的译码要求。在FPGA 上实现了该译码器，数据吞吐率可以达到130 Mb/s。关键词：WiMAX，IEEE 802.16e，LDPC 译码器，部分并行，FPGAAbstract: In this paper, the decoding performance of decoding algorithms is analyzed for LowDensity Parity Check (LDPC) code of IEEE 802.16e. Normalized Min-Sum(NMS) algorithmpossesses high decoding performance and low complexity. A LDPC decoding architecture based on partially parallel mode is proposed, which can satisfy the demand of irregular LDPC code for IEEE 802.16e. The decoder has been implemented on FPGA，and data throughput reaches 130 Mb/s.Key Words: WiMAX, IEEE 802.16e, LDPC decoder, partially parallel, FPGA
文档解析
本文针对IEEE 802.16e标准中的低密度奇偶校验码（LDPC）译码器进行了研究与实现。LDPC码因其优越性能和实用性，在宽带无线接入领域得到了广泛应用。文章首先分析了不同译码算法的性能，发现归一化最小和（NMS）算法在保持较低实现复杂度的同时，具有较高的译码性能。基于此，作者提出了一种基于部分并行方式的LDPC译码器结构，该结构能够满足IEEE 802.16e中非规则LDPC码的译码需求。在FPGA上实现的译码器展现出了高速和低复杂度的特点，数据吞吐率达到130Mb/s。文章还详细介绍了LDPC码的构造方法、置信传播（BP）算法以及归一化最小和（NMS）算法的实现步骤，并通过仿真结果验证了NMS算法与BP算法性能的接近性。最后，文章总结了基于部分并行方式的LDPC译码器结构的优势，并在ALTERA公司的Stratix II FPGA上成功实现了1/2码率的LDPC译码器。
京公网安备 11010802033920号
Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved
评论