如何仿真IP核（建立modelsim仿真库完整解析）

                        如何仿真IP核（建立modelsim仿真库完整解析）ByPoordusk（poordusk@hotmail.com  ）2005-7-23IP  核生成文件：  （Xilinx/Altera  同）  IP  核生成器生成  ip  后有两个文件对我们比较有用，假设生成了一个  asyn_fifo  的核，则  asyn_fifo.veo  给出了例化该核方式（或者在  Edit－>Language  Template->COREGEN  中找到  verilog/VHDL  的例化方式）  。asyn_fifo.v  是该核的行为模型，主要调用了  xilinx  行为模型库  的模块，仿真时该文件也要加入工程。  （在  ISE  中点中该核，在对应的  processes  窗口中运行  “  View  Verilog  Functional  Model  ”  即  可  查  看  该  .v  文  件  ）。  如  下  图  所  示  。1．  在  ISE  集成环境中仿真  IP  核  IP  核应该在新建的工程中进行仿真与例化；在原工程中可以例化使用，但好像不能直  接对它加  testbench  后进行仿真。如下两图所示。图  1：直接在工程中对  ip  核加  testbench  仿真时出错Radio  Wave  Propagation  Lab,  EIS  School  ,WHUByPoordusk（poordusk@hotmail.com  ）2005-7-23图  2：新建工程单独对  ip  核仿真  2．  在  modelsim  中仿真  ip  核  a．  在  modelsim  中编译库（Xiliinx）  （1）在$Modeltech_6.0d/Xilinx_lib_tt  下新建文件夹  Xilinx_lib（$代表安装盘符）  （2）打开  Modelsim->File->Change  Diriectory，将路径指向刚才新建的文件夹  Xilinx_lib，这  样  Xilinx  编……