Cyclone V器件中的逻辑阵列模块与自适应逻辑
模块
2013.05.06
1
CV-52001
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本章节介绍了Cyclone
®
V核心架构中逻辑阵列模块(LAB)的功½特性。
LAB是由称½自适应逻辑模块(ALM)的基本构造模块组成,通过配½这些模块½够实现逻辑功½、算
术功½以及寄存器功½。
您可以将Cyclone
V器件中1/4的LAB用½存储器LAB (MLAB)。
Quartus
®
II½件和所支持的第三方综合工具，与参数化功½(例如参数化模块库(LPM))一起，对常
用功½(例如:计数器、加法器、减法器和算术功½) 自动选择相应的模式。
本章节涵盖以下两方面内容:
•
LAB
•
ALM操½模式
相关链接
Cyclone V器件手册:已知问题
列出了Cyclone
V器件手册章节的计划更新。
LAB
LAB是由一组逻辑资源组成的可配½逻辑模块。每个LAB均包含专用逻辑，用来将控制信号驱动到
ALM中。
MLAB是LAB的超集，包含了LAB的所有特性。
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1-2
MLAB
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2013.05.06
图1-1:
Cyclone V器件中的LAB结构和互联概况
此图显示了基于LAB互联的Cyclone
V LAB和MLAB结构。
C2/C4
C12
可变速度和长度的行互联
R14
R3/R6
ALMs
连接到相邻的LAB，
来自相邻
存储器模块,数字信号
模块的直链互联
处理(DSP)模块或者
I/O单元(IOE)输出。
来自相邻模块
的直链互联
到相邻模块
的直链互联
到相邻模块
的直链互联
本地互联
LAB
MLAB
快速本地互联由列互联和LAB从
两侧驱动，由行互联从上面驱动
可变速度和长度的行互联
MLAB
每个MLAB均支持最大640
bit的简单双端口SRAM。
您可以将MLAB中的每一个ALM配½成32
x 2存储器模块，生成一个32 x 20简单双端口SRAM模块。
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本地和直链互联(Local
and Direct Interconnects)
1-3
图1-2:
Cyclone V
器件的LAB和MLAB结构
LUT-Based-32 x 2
简单双端口SRAM
LUT-Based-32 x 2
简单双端口SRAM
ALM
ALM
MLAB ALM可用½普通
LAB ALM或者配½成
双端口SRAM。
LUT-Based-32 x 2
简单双端口SRAM
LUT-Based-32 x 2
简单双端口SRAM
LUT-Based-32 x 2
简单双端口SRAM
LAB控制模块
LUT-Based-32 x 2
简单双端口SRAM
LUT-Based-32 x 2
简单双端口SRAM
ALM
ALM
ALM
LAB控制模块
ALM
ALM
MLAB ALM可用½普通
LAB ALM或者配½成
双端口SRAM。
LUT-Based-32 x 2
简单双端口SRAM
LUT-Based-32 x 2
简单双端口SRAM
LUT-Based-32 x 2
简单双端口SRAM
MLAB
ALM
ALM
ALM
LAB
本地和直链互联(Local
and Direct Interconnects)
每个LAB½够通过快速本地和直链互联驱动30个ALM。10个
ALM½于任意给定的LAB中，10个ALM
½于每个相邻的LAB中。
LAB本地互联通过½用相同LAB中的行列互联以及ALM输出来驱动相同LAB中的ALM。
相邻的LAB，MLAB，M10K模块，或者左侧的数字信号处理(DSP)模块也½够通过直链连接来驱动
LAB的本地互联。
直链互联功½最大限度地降½了行列互联的½用，从而提供了更高的性½和更大的灵活性。
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1-4
LAB控制信号
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图1-3:
Cyclone V器件的LAB快速本地和直链互联
来自左侧LAB，存储器模块，
DSP模块或者IOE输出的
直链互联
来自右侧LAB，存储器模块，
DSP模块或者IOE输出的
直链互联
ALMs
ALMs
左侧直链
互联
快速本地互联
右侧直链
互联
MLAB
LAB
LAB控制信号
每个LAB均包含专用逻辑，将控制信号驱动到它的ALM中，并且包含两个独特的时钟源和三个时钟
½½信号。
LAB控制模块½用两个时钟源和三个时钟½½信号生成高达三个时钟。每个时钟和时钟½½信号½
是相连的。
½½时钟½½信号会关闭相应的全LAB(LAB-wide)时钟。
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ALM资源
1-5
图1-4:
Cyclone V
器件的全LAB控制信号
此图显示了LAB中的时钟源和时钟½½信号。
每个LAB中有两个独立的时钟信号。
Dedicated Row
LAB Clocks
6
6
6
Local Interconnect
Local Interconnect
Local Interconnect
Local Interconnect
labclk0
labclkena0
or asyncload
or labpreset
labclk1
labclkena1
labclk2
labclkena2
syncload
labclr0
labclr1
synclr
ALM资源
一个ALM包含四个可编程寄存器。每个寄存器包含如下端口:
•
•
•
•
数据
时钟
同步和异步清零
同步加½½
全局信号，通用I/O(GPIO)管脚或者任½内部逻辑½可以驱动ALM寄存器的时钟和清零控制信号。
GPIO管脚或内部逻辑驱动时钟½½信号。
对于组合功½，寄存器被旁路，LUT的输出直接驱动到ALM的输出。
注意:
Quartus II针对已优化的性½自动配½ALM。
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