使用MATLAB和Simulink在SystemC的验证环境

The  verification  task  of  today’s  multi-million  gatesdesigns  has  become  the  primary  bottleneck  in  the  designflow.  Industry  estimates  are  that  functional  verificationtakes  approximately  70%  of  the  total  effort  on  a  project.Rising  gate  count  combine  with  greater  design  complexityhas  lead  to  much  longer  verification  times.  Time-to-marketschedules  are  much  harder  to  meet  while  project  costsincrease.  According  to  a  survey  conducted  by  CollettInternational  Research  Inc.  in  2002  [9],  60%  of  all  tapeouts,that  requires  silicon  re-spin,  contained  logic  or  functionalflaws.  Among  those  faulty  integrated  circuits,  82%  haddesign  errors.  Incorrect  or  incomplete  specifications,corner  cases  simply  not  covered  during  verification  orchanges  in  design  specifications  are  a  few  causes  of  theseflaws.New  verification  techniques  and  methodologies  arerequired  to  cut  verification  time  and  improve  the  quality  ofverification.  Hopefully,  hardware  verification  languages(HVL)  come  to  the  rescue,  raising  the  testbench  at  a  higherabstraction  level.  With  specific  verification  syntax  andfaster  simulation  speed,  HVLs  improve  performance  andquality  compared  to  RTL  testbenches,  thus  reducing  thetime  spent  in  verification.In  this  work  we  focus  our  efforts  toward  theverification  of  digital  signal  processing  (DSP)  applications.Most  signal  processing  designs  begin  with  algorithmicmodeling  in  the  MATLAB  and  Simulink  environment.Therefore,  we  believe  that  hardware  verification  could  besignificantly  improved  and  accelerated  by  reusing  thesehigh  level  golden  references  models.