Cadence ½用参考手册
邓海飞微电子学研究所设计室
2000
年
7
月
目½
概述.....................................................................................................1
1.1 Cadence
概 述
................................................................................................ 1
1.2 ASIC
设 计 流 程
............................................................................................. 1
第一章
Cadence
½用基础.........................................................
5
2.1 Cadence
½ 件 的 环 境 设 ½
.........................................................................5
2.2 Cadence
½ 件 的 启 动 方 法
........................................................................10
2.3
库 文 件 的 管 理
.............................................................................................12
2.4
文 件 格 式 的 ½ 化
........................................................................................ 13
2.5
怎 样 ½ 用 在 线 帮 助
...................................................................................13
2.6
本 手 册 的 组 成
............................................................................................14
第二章
Verilog-XL
的介绍......................................................
15
3. 1
环 境 设 ½
................................................................................................... 15
3.2 Verilog-XL
的 启 动
.................................................................................... 15
3.3 Verilog－ XL
的 界 面
................................................................................. 17
3.4 Verilog-XL
的 ½ 用 示 例
........................................................................... 18
3.5 Verilog-XL
的 有 关 帮 助 文 件
.................................................................. 19
第四章 电路图设计及电路模拟...............................................
21
4.1
电 路 图 设 计 工 具
Composer....................................................................21
4.1.1
设 ½
................................................................................................... 21
4.1.2
启 动
................................................................................................... 22
4.1.3
用 户 界 面 及 ½ 用 方 法
....................................................................22
4.1.4
½ 用 示 例
.......................................................................................... 24
4.1.5
相 关 在 线 帮 助 文 档
........................................................................ 24
4.2
电 路 模 拟 工 具
Analog Artist..................................................................24
4.2.1
设 ½
................................................................................................... 24
4.2.2
启 动
................................................................................................... 25
4.2.3
用 户 界 面 及 ½ 用 方 法
....................................................................25
4.2.5
相 关 在 线 帮 助 文 档
........................................................................ 25
第五章 自动布局布线.................................................................
27
5.1 Cadence
中 的 自 动 布 局 布 线 流 程
.......................................................... 27
5.2
用
AutoAbgen
进 行 自 动 布 局 布 线 库 设 计
.......................................... 28
第六章
版图设计及其验证.......................................................30
6.1
版 图 设 计 大 师
Virtuoso Layout Editor................................................ 30
6.1.1
设 ½
................................................................................................... 30
6.1.2
启 动
................................................................................................... 30
6.1.3
用 户 界 面 及 ½ 用 方 法
....................................................................31
6.1.4
½ 用 示 例
.......................................................................................... 31
6.1.5
相 关 在 线 帮 助 文 档
........................................................................ 32
6.2
版 图 验 证 工 具
Dracula............................................................................ 32
6.2.1 Dracula
½ 用 介 绍
............................................................................32
6.2.2
相 关 在 线 帮 助 文 档
........................................................................ 33
第七章
skill
语言程序设计........................................................
34
7.1 skill
语 言 概 述
............................................................................................ 34
7.2 skill
语 言 的 基 本 语 法
............................................................................... 34
7.3 Skill
语 言 的 编 程 环 境
.............................................................................. 34
7.4
面 向 工 具 的
skill
语 言 编 程
..................................................................... 35
附½
1
技术文件及显示文件示例............................................
60
附½
2 Verilog-XL
实例文件.......................................................72
1． Test_memory.v..................................................................................... 72
2． SRAM256X8.v..................................................................................... 73
3． ram_sy1s_8052.................................................................................... 79
4． TSMC
库 文 件
...................................................................................... 84
附½
3 Dracula
½令文件..........................................................359
Cadence
½用说明
第
1
页 共
389页
概述
z1.1 Cadence
概 述
Cadence
是 一 个 大 型 的
EDA
½ 件 ， 它 几 乎 可 以 完 成 电 子 设 计 的 方 方 面 面 ，
包 括
ASIC
设 计 、FPGA 设 计 和
PCB
板 设 计 。与 众 所 周 知 的
EDA
½ 件
Synopsys
相 比 ，
Cadence
的 综 合 工 具 略 为 逊 色 。 然 而 ，
Cadence
在 仿 真 、 电 路 图 设 计 、
自
动 布 局 布 线 、 版 图 设 计 及 验 证 等 方 面 却 有 着 绝 对 的 优 势 。
Cadence
与
Synopsys
的 结 合 可 以 说 是
EDA
设 计 领 域 的 黄 金 搭 档 。此 外 ，Cadence 公 司 还 开 发 了 自 己
的 编 程 语 言
skill,并
为 其 编 写 了 编 译 器 。 由 于
skill
语 言 提 供 编 程 接 口 甚 至 与
C
语 言 的 接 口 ， 所 以 可 以 以
Cadence
为 平 台 进 行 扩 展 ， 用 户 还 可 以 开 发 自 己 的 基
于
Cadence
的 工 具 。实 际 上 ，整 个
Cadence
½ 件 可 以 理 解 为 一 个 搭 建 在
skill
语
言 平 台 上 的 可 执 行 文 件 集 。所 有 的
Cadence
工 具 ½ 是 用
Skill
语 言 编 写 的 ，½ 同
时 ， 由 于
Cadence
的 工 具 太 多 ， ½ 得
Cadence
显 得 有 点 凌 乱 。 这 给 初 学 者 带 来
了更多的麻烦。
Cadence
包 含 的 工 具 较 多 ，几 乎 包 括 了
EDA
设 计 的 方 方 面 面 。本 小 册 子 旨
在 向 初 学 者 介 绍
Cadence
的 入 门 知 识 ， 所 以 不 可 ½ 面 面 具 到 ， 只 ½ 根 据
ASIC
设 计 流 程 ，介 绍 一 些
ASIC
设 计 者 常 用 的 工 具 ，例 如 仿 真 工 具
Verilog-xl,布
局 布
线 工 具
Preview
和
Silicon Ensemble,
电 路 图 设 计 工 具
Composer,
电 路 模 拟 工 具
Analog Artist,版
图 设 计 工 具
Virtuoso Layout Editor,版
图 验 证 工 具
Dracula，最
后
介 绍 一 下
Skill
语 言 的 编 程 。
1.2 ASIC
设 计 流 程
设计流程是规范设计活动的准则，½的设计流程对于产品的成功至关重
要 。本 节 将 通 过 与 具 ½ 的
EDA
工 具（
Synopsys
和
Cadence）相
结 合 ，概 括 出 一
个 实 际 可 行 的
ASIC
设 计 的 设 计 流 程 。图
1－ 1
是 实 际 设 计 过 程 中 较 常 用 的 一 个
流程。
Cadence
½用说明
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